【正文】 nd。 when 07=dd4=226。 when 15=dd4=140。 when 23=dd4=47。 when 31=dd4=1。 22 when 39=dd4=29。 when 47=dd4=115。 when 55=dd4=218。 when 63=dd4=255。 說明： q 值隨著脈沖的到來實現(xiàn) 063 之間的循環(huán)變化， dd4（所產(chǎn)生信號的幅度）根據(jù)q 的變化而變化，產(chǎn)生所需要的波形。 WR2：寫信號 2,低電平有效。如圖 52 它由倒 T 型 R2R 電阻網(wǎng)絡(luò)、模擬開關(guān)、運算放大器和參考電壓 VREF 四大部分組成。 圖 53 27 濾波電路 濾波電路原理圖 圖中 R1=R2=10kΩ， C=100PF， 由公式：可算得低通濾波器的截止頻率為 160KHZ。 電路圖如下： 圖 56 顯示 電路 數(shù)碼管的工作原理 29 圖 57 從圖 57 中可以看出， 7 段熒光數(shù)碼 管有公共的地，即 7 個發(fā)光二極管的負極全部連接在了一起，只要給想點亮的二極管高電平就可以使其發(fā)光。 位選信號的譯碼（ 38 譯碼器） 74LS138 管腳圖 : 74LS138 為 3－ 8 譯碼器，共有 54/74138 和 54/74LS138 兩種線路結(jié)構(gòu)型式，其工作原理如下： 當一個選通端（ G1）為高電平，另兩個選通端（ /(G2A)和 /(G2B)）為低電平時，可 將 30 地址端（ A、 B、 C）的二進制編碼在一個對應(yīng)的輸出端以低 平電譯出。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。 entity chang is port( a: in std_logic_vector(0 to 3)。 when 0100 =tem=10011001。 end process。 oclk : OUT STD_LOGIC)。 clk_i= not clk_i。 use 。 architecture dacc of regist is signal temp: std_logic_vector(3 downto 0)。 when 010 =temp=num3。 else temp=0000。 4 秒信號的產(chǎn)生 ： use library ieee。 end second。139。 tem=39。 use 。 architecture dacc of selec is signal q1,q2,q3,q4,q5,q6,q7,q8: std_logic_vector(3 downto 0)。q3=0000。 then if q1=1001 then q1=0000。 else q8=q8+1。 else q4=q4+1。 else q3=q3+1。 else q7=q7+1。 if q3=1001 then q3=0000。q5=0000。 begin process(clk,start,reset) begin if start=39。 entity selec is port( num1,num2,num3,num4,num5,num6,num7,num8:out std_logic_vector(3 downto 0)。 end if。 elsif clk39。 signal tem: std_logic。 use 。039。 when 100 =temp=num5。 begin process(sec,stop) begin if stop = 39。 entity regist is port( 34 num1,num2,num3,num4,num5,num6,num7,num8:in std_logic_vector(3 downto 0)。 END IF。 ARCHITECTURE one OF fenpinqi IS signal clk_i :std_logic。 end architecture。 when 0110 =tem=10000011。 end。希望這次的經(jīng)歷能讓我在以后學習中激勵我繼續(xù)進步。 與數(shù)碼管的連接如圖 57 所示。這種連接方式的數(shù)碼管叫做共陰極數(shù)碼管。 圖 55 按鍵 電路 在設(shè)計中共有五個按鈕按鍵，分別是 S S S S4 和 S5， S1S4 用于頻率的控制 ,按 下為高電平 ,彈起為低電平。 一個 8 位 D/A 轉(zhuǎn)換器有 8 個輸入端（其中每個輸入端是 8 位二進制數(shù)的一位） ,有一個模擬輸出端。 Rfb：是集成在片內(nèi)的外接運放的反饋電阻。一個三位的二進制位選信號輸出 ,一個七位的段顯信號輸出 ,一個七位的正選信號輸出。 end case。 when 57=dd4=234。 when 49=dd4=140。 when 41=dd4=47。 when 33=dd4=1。 when 25=dd4=29。 when 17=dd4=115。 when 09=dd4=208。 when 01=dd4=254。 查表 此表根據(jù)相位由公式 y=[sin（ x） +1]* 取整所得 相位幅度表程序library ieee。139。 use 。 end process。 when 0100 =tem=10011001。 entity chang is port( a: in std_logic_vector(0 to 3)。 end dacc。 end case。 when 001 =temp=num2。 end。具體實現(xiàn)程序如下 ： library ieee。 直到 reset或 start 為 1 停止計數(shù) 。 stop=tem。then if q=100 then tem=39。)or(reset=39。 start : in std_logic。 num8=tem8。 end process。 tem2=q2。 end if。 end if。 if q6=1001 then q6=0000。 elsif clk39。139。 reset: in std_logic。脈沖計數(shù)用八 位十進制計數(shù)器 ,計數(shù)器在 START 置一時， 秒信號的計數(shù)脈沖數(shù)清零同時計數(shù)器清零 ,當 STARE置零時秒信號與計數(shù)器同時開始工 作。 END PROCESS。 BEGIN PROCESS (iclk) BEGIN IF iclk39。 USE 。與其它的 HDL 相比， VHDL 具有更強的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。(4)增益誤差和總諧波失真很低。 DDS 在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系 列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平 ,為系統(tǒng)提供了優(yōu)于模擬信號源的性能。 11 相位累加器由 N 位加法器與 N 位累加寄存器級聯(lián)構(gòu)成。 每個單元 如下： 1)可編程輸入 /輸出單元（ I/O 單元） 2)基本可編程邏輯 單元 3)嵌入式塊 RAM4)富的布線資源 5)底層嵌入功能單元 6)內(nèi)嵌專用硬核 10 FPGA 開發(fā)流程 FPGA 的設(shè)計流程就是利用 EDA 開發(fā)軟件和編程工具對 FPGA 芯片進行開發(fā)的過程。其 工作頻率可 達 IGHZI 頻率分辨率可到 MHZ,排除 DAC 的限制 ,雜散指標已達到70dbc 以下。 2）工作頻帶受限。 隨著數(shù)字技術(shù)的發(fā)展 ,人們重新想到了直接合成法 ,出現(xiàn)了直接數(shù)字頻率合成器 DDS,導致了第二次頻率合成技術(shù)的飛躍 ,它是用數(shù)字計算機和數(shù)模變換 器來產(chǎn)生信號該技術(shù)出現(xiàn)于七十年代 ,從而揭開了頻率合成技術(shù)發(fā)展的新篇章 ,標志著頻率合成技術(shù)邁進了第三代。 從頻率合成技術(shù)的發(fā)展過程看頻率合成的方法主要有三種 ： 1）直接頻率合成 , 它是最早由 Finden 首先提出的的合成方法。本文在對現(xiàn)有 DDS 技術(shù)的大量文獻調(diào)研的基礎(chǔ)上，提示了符合 FPGA 結(jié)構(gòu)的 DDS 設(shè)計方案并利用 MAX PLUSII 軟件在 EMPROM 系列芯片 上進行了實現(xiàn)，詳細的介紹了本次設(shè)計的具體實現(xiàn)過程和方法，將現(xiàn)場可邏輯編程器件 FPGA 和 DDS 技術(shù)相結(jié)合，具體的體現(xiàn)了基于 VHDL語言的靈活設(shè)計和修改方式是對傳統(tǒng)頻率合成實現(xiàn)方法的一次重要改進。 四、設(shè)計說明書應(yīng)符合畢業(yè)論文撰寫規(guī)范，包括的內(nèi)容 1. 摘要、目錄、前言、正文、參考文獻、附錄等。直接數(shù)字頻率合成（ DDS Digital Direct Frequency Synthesis）是一種新的頻率合成方法， DDS 由于具有極高的頻率分辨率，極快的頻率切換速度，頻率切換時相位連續(xù)，易于功能擴展和全數(shù)字化便于集成等優(yōu)點，因此被廣泛用于雷達，通信，電子對抗和儀器儀表等領(lǐng)域。 4. 邏輯仿真和時序仿真結(jié)果。 關(guān)鍵詞 ： 直接數(shù)字頻率合成器（ DDS） 、 硬件描述語言（ VHDL） 、 現(xiàn)場可編程 門陣列（ FPGA） 4 Based on Programmable logic devices DDS design Abstract The DDS(Direct Digital Frequency Synthesis ) technique abopts fulldigital synthesis methods. The generated signals have advantages of high frequency resolutions, fast frequency switching,continuous phase while frequency switching,low noise phase and being able to generate arbitrary this work, after reviewing a lot of literatures published on DDS technology,DDS scheme based on FPGA structure are proposed,and then implemented in A EMPROM series FPGA using MAXPLUS tool the paper introduced the concrete. Implementation process, this way associates DDS with field programmable gate arrav(FPGA) technology, the way based on VHDL is flexible in designing and modifying, which is a important innovation to the tradion synthesize way, control core as system, its flexible scene can altering, can dispose ability again, very convenient to various kinds of improvement of the system ,can also improve systematic performance further on the basis of altering hardware circuit .at the end of paper, the author displays simulations result,after verification, the design meets the demand of original definition. Key words: DDS、 FPGA、 VHDL