【正文】 8 前言 直接數(shù)字頻率合成技術(shù) (Direct Digital Frequency Synthesis),即 DDFS, 一般簡(jiǎn)稱 （ DDS)是從相位直接合成所需波形的一種新的頻率合成技術(shù) 。直接數(shù)字頻率合成（ DDS Digital Direct Frequency Synthesis）是一種新的頻率合成方法， DDS 由于具有極高的頻率分辨率，極快的頻率切換速度，頻率切換時(shí)相位連續(xù)，易于功能擴(kuò)展和全數(shù)字化便于集成等優(yōu)點(diǎn)，因此被廣泛用于雷達(dá)，通信，電子對(duì)抗和儀器儀表等領(lǐng)域。本文在對(duì)現(xiàn)有 DDS 技術(shù)的大量文獻(xiàn)調(diào)研的基礎(chǔ)上，提示了符合 FPGA 結(jié)構(gòu)的 DDS 設(shè)計(jì)方案并利用 MAX PLUSII 軟件在 EMPROM 系列芯片 上進(jìn)行了實(shí)現(xiàn)，詳細(xì)的介紹了本次設(shè)計(jì)的具體實(shí)現(xiàn)過(guò)程和方法，將現(xiàn)場(chǎng)可邏輯編程器件 FPGA 和 DDS 技術(shù)相結(jié)合，具體的體現(xiàn)了基于 VHDL語(yǔ)言的靈活設(shè)計(jì)和修改方式是對(duì)傳統(tǒng)頻率合成實(shí)現(xiàn)方法的一次重要改進(jìn)。 隨著數(shù)字技術(shù)的發(fā)展 ,人們重新想到了直接合成法 ,出現(xiàn)了直接數(shù)字頻率合成器 DDS,導(dǎo)致了第二次頻率合成技術(shù)的飛躍 ,它是用數(shù)字計(jì)算機(jī)和數(shù)模變換 器來(lái)產(chǎn)生信號(hào)該技術(shù)出現(xiàn)于七十年代 ,從而揭開(kāi)了頻率合成技術(shù)發(fā)展的新篇章 ,標(biāo)志著頻率合成技術(shù)邁進(jìn)了第三代。其 工作頻率可 達(dá) IGHZI 頻率分辨率可到 MHZ,排除 DAC 的限制 ,雜散指標(biāo)已達(dá)到70dbc 以下。 11 相位累加器由 N 位加法器與 N 位累加寄存器級(jí)聯(lián)構(gòu)成。(4)增益誤差和總諧波失真很低。 USE 。 END PROCESS。 reset: in std_logic。 elsif clk39。 end if。 tem2=q2。 num8=tem8。)or(reset=39。 stop=tem。具體實(shí)現(xiàn)程序如下 ： library ieee。 when 001 =temp=num2。 end dacc。 when 0100 =tem=10011001。 use 。 查表 此表根據(jù)相位由公式 y=[sin（ x） +1]* 取整所得 相位幅度表程序library ieee。 when 09=dd4=208。 when 25=dd4=29。 when 41=dd4=47。 when 57=dd4=234。一個(gè)三位的二進(jìn)制位選信號(hào)輸出 ,一個(gè)七位的段顯信號(hào)輸出 ,一個(gè)七位的正選信號(hào)輸出。 一個(gè) 8 位 D/A 轉(zhuǎn)換器有 8 個(gè)輸入端（其中每個(gè)輸入端是 8 位二進(jìn)制數(shù)的一位） ,有一個(gè)模擬輸出端。這種連接方式的數(shù)碼管叫做共陰極數(shù)碼管。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)中激勵(lì)我繼續(xù)進(jìn)步。 when 0110 =tem=10000011。 ARCHITECTURE one OF fenpinqi IS signal clk_i :std_logic。 entity regist is port( 34 num1,num2,num3,num4,num5,num6,num7,num8:in std_logic_vector(3 downto 0)。 when 100 =temp=num5。 use 。 elsif clk39。 entity selec is port( num1,num2,num3,num4,num5,num6,num7,num8:out std_logic_vector(3 downto 0)。q5=0000。 else q7=q7+1。 else q4=q4+1。 then if q1=1001 then q1=0000。 architecture dacc of selec is signal q1,q2,q3,q4,q5,q6,q7,q8: std_logic_vector(3 downto 0)。 tem=39。 end second。 else temp=0000。 architecture dacc of regist is signal temp: std_logic_vector(3 downto 0)。 clk_i= not clk_i。 end process。 entity chang is port( a: in std_logic_vector(0 to 3)。 位選信號(hào)的譯碼（ 38 譯碼器） 74LS138 管腳圖 : 74LS138 為 3－ 8 譯碼器，共有 54/74138 和 54/74LS138 兩種線路結(jié)構(gòu)型式，其工作原理如下： 當(dāng)一個(gè)選通端（ G1）為高電平，另兩個(gè)選通端（ /(G2A)和 /(G2B)）為低電平時(shí)，可 將 30 地址端（ A、 B、 C）的二進(jìn)制編碼在一個(gè)對(duì)應(yīng)的輸出端以低 平電譯出。 圖 53 27 濾波電路 濾波電路原理圖 圖中 R1=R2=10kΩ， C=100PF， 由公式：可算得低通濾波器的截止頻率為 160KHZ。 WR2：寫信號(hào) 2,低電平有效。 when 63=dd4=255。 when 47=dd4=115。 when 31=dd4=1。 when 15=dd4=140。 end。 begin process(clk) begin if (clk39。 when others=null。 use 。 when 111 =temp=num8。 numb:out std_logic_vector(3 downto 0)。 程序生成模塊 下圖所示 43： 生成的 頻率采集模塊： 生成的 秒信號(hào)模塊： 圖 43 頻率采集模塊時(shí)序仿真圖 如圖 44： 16 圖 44 A 說(shuō)明 ： 由圖可知， 當(dāng) stop 置 1 時(shí)， num1 至 num8 就會(huì)把脈沖個(gè)數(shù)送 進(jìn)寄存器，而當(dāng) stop為 0 時(shí)，內(nèi)部計(jì)數(shù)， 此時(shí)寄存器內(nèi)保存的是上一個(gè)秒內(nèi)的計(jì)數(shù)值 。event and clk=39。 use 。 tem8=q8。 end if。 if q4=1001 then q4=0000。139。 以此按鍵就能實(shí)現(xiàn)分頻了， 直至十六分頻 為止 。 ARCHITECTURE one OF fenpinqi IS signal clk_i :std_logic。 QuartusII 是 Altera近幾年來(lái)推出的新一代可編程邏輯器件設(shè)計(jì)環(huán)境 ,其功能更為強(qiáng)大。波形存儲(chǔ)器的輸出送到 D/A 轉(zhuǎn)換器 ,D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。它是作為專用集成電路（ ASIC） 領(lǐng)域中的一種半定制電路而出現(xiàn)的 ,既解決了定制電路 的不足 ,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 雖 然 DDS 有很多優(yōu)點(diǎn)但也有其固有的缺點(diǎn)： 1） 雜散抑制差這是 DDS 的一個(gè)主要特點(diǎn)。隨著現(xiàn)代無(wú)線電通信事業(yè)的發(fā)展 ,移動(dòng) 通訊 雷達(dá)武器和電子對(duì)抗等系統(tǒng)對(duì)頻率合成器提出越來(lái)越高的要求。 三、設(shè)計(jì)要求 本設(shè)計(jì)有兩個(gè)方向的設(shè)計(jì)要求可選：①利用可編程邏輯器件和 EEPROM、 DAC 實(shí)現(xiàn)DDS 的基本功能，其中采用 EEPROM 芯片 28C64 儲(chǔ)存波形數(shù)據(jù)，使用 CPLD 實(shí)現(xiàn)的控制器和 DAC 芯片 DAC0832 完成波形周期、幅度、相位的控制，應(yīng)保證輸出幅度不小于 5V（有效值）；②利用可編程邏輯器件設(shè)計(jì) DDS 芯片 AD9834 的控制器，來(lái)實(shí)現(xiàn)直接 數(shù)字頻率合成。 6. 結(jié)論 五、設(shè)計(jì)應(yīng)完成的圖紙 1. 系統(tǒng) 原理框圖 2. 各仿真結(jié)果圖 3. 詳細(xì)電 路原理圖和印制電路板圖 六、主要參考資料 1. DDS 芯片原版資料 2. 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽獲獎(jiǎng)作品選編 北京理工大學(xué)出版社 3. CPLD 系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用 黃正謹(jǐn) 電子工業(yè)出版社 4. 公開(kāi)發(fā)表的有關(guān) DDS 技術(shù)及其實(shí)現(xiàn)方法的論文。數(shù)字鑒相器、分頻器加模擬環(huán)路濾波壓控 振蕩器的混合鎖相環(huán)是目前最為普遍的 PLL 組成方式。直接數(shù)字頻率合成器的優(yōu)點(diǎn)是在微處理器的控制下能夠準(zhǔn)確而快捷地調(diào)節(jié)輸出信號(hào)的頻率、相位和幅度。 Max+plusⅡ 開(kāi)發(fā)系統(tǒng)的特點(diǎn) ： 1） 開(kāi)放的界面 2） 與結(jié)構(gòu)無(wú)關(guān) 3） 完全集成化 4) 豐富的設(shè)計(jì)庫(kù) 5) 模塊化工具 6) 硬件描述語(yǔ)言（ HDL） 7) Opencore 特征 Max+plusⅡ 功能簡(jiǎn)介 1)原理圖輸入 （ Graphic Editor） 2)硬件描述語(yǔ)言輸入 （ Text Editor） 3） 波形編輯器 (Ｗ aveform Editor)4）管腳（底層）編輯窗口 (Floorplan Editor)5） 自動(dòng)錯(cuò)誤定位 6） 邏輯綜合與適配 7) 設(shè)計(jì)規(guī)則檢查 8) 多器件劃分 (Partitioner)9) 編程文件的產(chǎn)生 10) 仿真 11) 分析時(shí)間 (Analyze Timing)12) 器件編程 。 ML2035 特性 :1)輸出頻率為直流到 25kHz,在時(shí)鐘輸入為 (～ +),輸出正 弦波信號(hào)的峰 峰值為 Vcc。 頻率控制原理 當(dāng)基準(zhǔn) 頻率輸入時(shí) ,分頻器實(shí)現(xiàn)了頻率的變化 ,以下 程序 實(shí)現(xiàn)了基準(zhǔn)頻率的 116 分頻。 ELSE count = count +1。 entity selec is port( num1,num2,num3,num4,num5,num6,num7,num8:out std_logic_vector(3 downto 0)。q5=0000。 else q7=q7+1。 process(stop) begin if stop=39。 num5=tem5。 signal tem: std_logic。 end if。采集的是十進(jìn)制數(shù) ,所以需要把它們轉(zhuǎn)換成段顯信號(hào)。then tem=39。 end process。 when 0001 =tem=11111001。 相位累加器 相位累加器實(shí)現(xiàn)對(duì)待產(chǎn)生波形的信號(hào)相位累加，根據(jù)相位查表產(chǎn)生所需要的相位、幅度。 end architecture。 when 06=dd4=234。 when 22=dd4=57。 when 38=dd4=21。 when 54=dd4=208。 圖 48 仿真圖 48 說(shuō)明：如圖所示，不同的相位輸入，輸出不同的幅度值。 DAC0832 的工作方 式 DAC0832 是采用 CMOS 工藝制成的單片直流輸出型 8 位數(shù) /模轉(zhuǎn)換器。 有圖 56 知， S5 與 IO33 連接。當(dāng)看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運(yùn)行，真是莫大的幸福和欣慰。 when 0011 =tem=10110000。 key:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 3 顯示數(shù)據(jù)選擇 ： library ieee。 when 001 =temp=num2。 end dacc。and start=39。 頻率 的采集 程序 ： library ieee。q2=0000。 if q8=1001 then q8=0000。 end if。 if q4=1001 then q4=0000。139。 end if。 begin process(clk,reset,start) begin if (reset=39。 end if。139。 END IF。 2 分頻器原理 ： LIBRARY IEEE。 architecture dacc of chang is signal tem: std_logic_vector(7 downto 0)。 31 結(jié)束語(yǔ) 經(jīng)過(guò)了兩個(gè)多月的學(xué)習(xí)和工作，我終于完成了《基于可邏輯編程器件的 DDS 設(shè)計(jì)》的論文。即 S S S keS4 的輸入信號(hào)為 00001111,當(dāng)輸入為 28 00001111 時(shí) ,可實(shí)現(xiàn) 116 分頻。 Vref：基準(zhǔn)電壓（ 10~10V）。 end process。 when