【正文】 end if。 end if。 if q2=1001 then q2=0000。q4=0000。 signal tem1,tem2,tem3,tem4,tem5,tem6,tem7,tem8: std_logic_vector(3 downto 0)。 use 。039。) then q=0。 architecture dacc of second is signal q: integer range 0 to 100。 。 tem=39。 when 011 =temp=num4。 signal tem: std_logic。 use 。 ELSE count = count +1。 END fenpinqi。 dp=tem。 when 0101 =tem=10010010。xianshishuzi dp:out std_logic_vector(7 downto 0))。 這次做論文的經(jīng)歷也會使我終身受益，我感受到做論文是要真真正正用心去做的一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有 研究的能力，沒有自己的研究，就不會有所突破，那也就不叫論文了。 三八譯碼器的邏輯功能圖 當(dāng)位選信號輸入時就可以對 八位二極管進(jìn)行選擇，在 38 譯碼器后面加一個非門就可以與共陰極， 高電平驅(qū)動的數(shù)碼管配合使用了。這樣做的好處是可以免去布線、相互間的干擾等很多麻煩。 電路圖如圖 54 所示： 圖 54 濾波 器 與 DAC 的連接 如圖 55 所示，濾波電路與 DAC0832 模塊的輸出端連接，經(jīng) LM358 成為電壓輸出，再接上 LM339 放大信號 ， 然后通過有源濾波器的濾波，最 后就可以得到所需要的信號。運算放大器輸出的模擬量 V0 為： 圖 52 26 由上式可見 ,輸出的模擬量 與輸入的數(shù)字量（ ） 成正比 ,這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。 IOUT IOUT2： DAC 電流輸出端。 23 DDS 設(shè)計 的總體 本設(shè)計有五個按鍵輸入 ,其中四個用于分頻器的控制信號輸入 ,一個用于復(fù)位信號輸 入。 when others=null。 when 56=dd4=226。 when 48=dd4=128。 when 40=dd4=37。 when 32=dd4=0。 when 24=dd4=37。 when 16=dd4=128。 when 08=dd4=218。 architecture dacc of sin4 is begin process(q) begin case q is when 00=dd4=255。 21 圖 47 仿真圖 47 說明：隨著時鐘脈沖的到來，相位值加 1，可實現(xiàn)相位在 063 之間循環(huán)（本設(shè)計采集了 64 個點）。event and clk=39。 use 。 end case。 when 0011 =tem=10110000。 use 。 start=tem。 when others=null。 case sec is when 000 =temp=num1。 sec:in std_logic_vector(2 downto 0))。 數(shù)碼位選信號 數(shù)碼位選信號是用 對當(dāng)前工作數(shù)碼管與當(dāng)前顯示數(shù)據(jù)進(jìn)行選擇 ,由于本文 采用八位數(shù)碼管 ,所以需要產(chǎn)生三位二進(jìn)制數(shù)。 秒信號 時序仿真圖 如圖 45： 圖 44B 分析 ：上圖顯示的是 reset(復(fù)位信號 )為 1 時， q(計數(shù)信號 )清零，即重新開始計數(shù)。 end process。139。139。 entity second is port( clk : in std_logic。 num7=tem7。 end if。then tem1=q1。 else q2=q2+1。 else q6=q6+1。 if q5=1001 then q5=0000。q7=0000。or reset = 39。 start: in std_logic。 頻率采集原理 為了采集即時頻率 ,本文 專門產(chǎn)生一個秒信號 ,用來計錄 脈沖個數(shù)。 END IF。 SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) 。具體實現(xiàn)程序 如下 : LIBRARY IEEE。 12 第 4 章 用 VHDL 實現(xiàn) DDS VHDL 語言簡介 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。3)兼容的 3 線SPI 串行輸入口 ,帶雙緩沖 ,能方便地配合單片機使用 。低通濾波器用于濾除不需要的取樣分量 ,以便輸出頻譜純凈的正弦波信號。 DDS 的結(jié)構(gòu)有很多種 ,其基本的電路原理可用來表示。 FPGA 的基本結(jié)構(gòu) FPGA 由 6 部分組成 ,分別為可編程 I/O 單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 。近幾年來 AD 和 Qualm 等幾家公司根據(jù)這些改進(jìn)技術(shù)推出了一系列性能優(yōu)良的 DDS 專用集成電路。由于 DDS 一般采用了相位截斷技術(shù) ,它的直接后果是給 DDS 的輸出信號引入了雜散。 3）直接數(shù)字頻率合成（ DDS）。低相噪 、 高純頻譜和高速捷變的頻率 合成器一直是頻率 合成技術(shù)發(fā)展的主要目標(biāo) 。頻率切換時相位連續(xù)，輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點。電路可以實現(xiàn)的波形有：正弦波，方波，三角波，正向鋸齒波，反向鋸齒波、脈沖波及各種調(diào)制波形。 本設(shè)計的目的是利用 EDA 技術(shù)和 CPLD 芯片對采用 DDS 技術(shù)的正弦信號發(fā)生器的實現(xiàn)方法進(jìn)行研究，掌握 DDS 的原理和特點，了解集成 DDS 芯片的應(yīng)用，同時掌握采用 EDA技術(shù)中自頂向下的電子系統(tǒng)設(shè)計方法，對設(shè)計電路進(jìn)行邏輯和時序仿真，完成整機印制電路板的設(shè)計和電源設(shè)計。 5. 工藝文件（印制電路板圖、元器件工藝參數(shù)、機箱參數(shù)、配套開關(guān)電源）。 近年來 ,DDS 技術(shù)和器件水平的不斷發(fā)展 ,使得 DDS 合成技術(shù)也得到了飛速的發(fā)展 .目前 ,該技術(shù)在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、正交輸出、高分辨力以及集成化等一系列性能指標(biāo)已經(jīng)超過了傳統(tǒng)的頻率合成技術(shù)所能達(dá)到的水平 ,從而完成了頻率合成技術(shù)的又一次飛躍 ,同時也已成為目前應(yīng)用最廣泛的頻率合成技術(shù) 。 早期的合成器使用模擬鎖相環(huán) ,后來又出現(xiàn)了全數(shù)字鎖相環(huán)和數(shù)模混合的鎖相環(huán)。而相位累加器的字長決定了分辨率。隨著這種頻率合成技術(shù)的發(fā)展 ,現(xiàn)已廣泛應(yīng)于通訊、導(dǎo)航、雷達(dá)、遙控遙測、電子對抗以及現(xiàn)代化的儀器儀表等領(lǐng)域。 本文所指的 EDA 技術(shù) ,主要針對電子電路設(shè)計、 PCB 設(shè)計和 IC 設(shè)計。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程 ,它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境 ,是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。由此可以看出 ,相位累加器在每一個時鐘脈沖輸入時 ,把頻率控制字累加一次 ,相位累加器輸出的數(shù)據(jù)就是合成信號的相位 ,相位累加器的溢出頻率就是 DDS 輸出的信號頻率。 采用低頻正弦波 DDS 單片電路的解決方案 Micro Linear 公司的電源管理事業(yè)部推出低頻正弦波 DDS 單片電路 ML2035 以其價格低廉、使用簡單得到廣泛應(yīng)用。 Altera 的 PLD 具有高性能、高集成度和高 性價比的優(yōu)點 ,此外它還提供了功能全面的開發(fā)工具和豐富的 IP 核、宏功能庫等 ,因此Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。為了更直觀的看到當(dāng)前頻率 ,本文 采用 直接 采集頻率輸 出 到數(shù)碼管顯示 。 oclk : OUT STD_LOGIC)。 clk_i= not clk_i。 仿真 的時序圖 如圖 ： 圖 42 說明：當(dāng)按鍵顯示為 0001 時，輸出頻率是基準(zhǔn)頻率的二分之一， 實現(xiàn)二分頻。 use 。 signal tem1,tem2,tem3,tem4,tem5,tem6,tem7,tem8: std_logic_vector(3 downto 0)。q4=0000。 if q2=1001 then q2=0000。 end if。 end if。 end process。 tem6=q6。 num4=tem4。 。 architecture dacc of second is signal q: integer range 0 to 100。) then q=0。039。開始秒信號的計數(shù)，當(dāng)計數(shù)個數(shù)到達(dá)預(yù)定的 100 時使 stop（秒結(jié)束標(biāo)志位）信號置 1。 數(shù)碼顯示數(shù)據(jù)處理 數(shù)碼顯示 的數(shù)據(jù)為采集的頻率值。 start: out std_logic。139。 when 101 =temp=num6。 end if。具體轉(zhuǎn)換見程序如下所示： library ieee。 begin process(a) begin case a is when 0000 =tem=11000000。 when 1000 =tem=10000000。 時序仿真圖如 圖 48： 20 圖 48 說明： 當(dāng)輸入四進(jìn)制 0111 時，輸進(jìn)數(shù)碼管里為 00000111，段顯就是 7 正弦 波信號 我們本次設(shè)計所產(chǎn)生的信號以正 弦 波信號為例 ,我們正弦 波的產(chǎn)生根據(jù)信號相位的增加查表產(chǎn)生 。 end。 q=qq。 entity sin4 is port(q:in integer range 63 downto 0。 when 05=dd4=240。 when 13=dd4=165。 when 21=dd4=67。 when 29=dd4=5。 when 37=dd4=15。 when 45=dd4=90。 when 53=dd4=198。 when 61=dd4=253。 生成模塊 圖 說明： q 值隨著脈沖的到來實現(xiàn) 063 之間的循環(huán)變化， dd4（所產(chǎn)生信號的幅度）根據(jù)q 的變化而變化，產(chǎn)生所需要的波形。 WR1：寫信號 1,低電平有效。 DAC0832 輸出的是電流 ,一般要求輸出是電壓 ,所以還必須經(jīng)過一個外接的運算放大器轉(zhuǎn)換成電壓。 （ 3） CS（ 片選信號 ）、 WR1（ 寫信號 1）、 XFER（ 傳送控制信號 ）和 ,WR2（ 寫信號 2），低電平有效。當(dāng)按下時秒信號計數(shù)器與八位十進(jìn)制計數(shù)器同時清零復(fù)位 ,以保證兩者的同步。位選信號輸入后 ，經(jīng) 38 譯碼器譯碼給八位數(shù)碼管只有一位是高電平，即只有一個數(shù)碼管可以點亮。 雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說，這里面的每一段資料，都有我的勞動。 use 。 when 0010 =tem=10100100。 when others=null。 ENTITY fenpinqi is PORT ( iclk : IN STD_LOGIC。139。 END one。 sec:in std_logic_vector(2 downto 0))。 case sec is when 000 =temp=num1。 when others=null。 start=tem。 reset :in std_logic。039。139。 end architecture。 clk:in std_logic)。 then q1=0000。event and clk=39。 if q7=1001 then q7=0000。 else q5=q5+1。 else q2=q2+1。 else q6=q6+1。 if q5=1001 then q5=0000。q7=0000。or reset = 39。 start: in std_logic。 end pr