【正文】 5 目錄 前言 .................................................... 8 第 1 章 緒論 .............................................. 8 頻率合成的發(fā)展歷程 ................................... 8 DDS 的優(yōu)點與缺點 ..................................... 8 發(fā)展前景 ............................................ 9 第 2 章 現(xiàn)場可編程門陣列（ FPGA） ............................ 9 EDA 技術(shù)的介紹 ........................................... 9 EDA 的簡介 ........................................... 9 FPGA 的介紹 ............................................. 9 FPGA 的概述 .......................................... 9 FPGA 的基本結(jié)構(gòu) ...................................... 9 FPGA 開發(fā)流程 ....................................... 10 MAX+PLUS II 應(yīng)用簡介 ..................................... 10 概述 ............................................... 10 Max+plusⅡ功能簡介 .................................. 10 第 3 章 總體設(shè)計 ......................................... 10 DDS 的基本原理 .......................................... 10 實現(xiàn) DDS 的方案 ......................................... 11 采用高性能 DDS 單片電路的解決方案 ..................... 11 采用低頻正弦波 DDS 單片電路的解決方案 ................. 11 6 自行設(shè)計的基于 FPGA 芯片的解決方案 .................... 11 第 4 章 用 VHDL 實現(xiàn) DDS.................................... 12 VHDL 語言簡介 .......................................... 12 頻率控制 ............................................... 12 頻率控制原理 ....................................... 12 頻率采集原理 ....................................... 13 數(shù)碼顯示數(shù)據(jù)處理 ....................................... 17 數(shù)碼位選信號 ....................................... 17 譯碼 ............................................... 18 正弦波信號 ............................................. 20 相位累加器 ......................................... 20 查表 ............................................... 21 DDS 設(shè)計的總體 .......................................... 23 第 5 章 硬件實現(xiàn)與外圍電路 .................................... 25 數(shù)模轉(zhuǎn)換 ............................................... 25 DAC0832 引腳及其功能 ................................ 25 DAC0832 的工作方式 .................................. 25 DAC 與 FPGA 的連接 ................................... 26 濾波電路 ............................................... 27 濾波電路原理圖 ...................................... 27 濾波器與 DAC 的連接 .................................. 27 7 按鍵電路 ............................................... 27 顯示電路 ............................................... 28 數(shù)碼管的工作原理 .................................... 28 數(shù)碼管與 FPGA 的連接 ................................. 29 位選信號的譯碼（ 38 譯碼器） ......................... 29 結(jié)束語 ..................................................... 31 參考文獻 ................................................... 313 附錄 A VHDL 程序匯總 ......................................... 33 附錄 B 系統(tǒng)總電路圖 .......................................... 37 附錄 C 元器件清單 ............................................ 39 附錄 D 英文原稿及翻譯 ........................................ 39 8 前言 直接數(shù)字頻率合成技術(shù) (Direct Digital Frequency Synthesis),即 DDFS, 一般簡稱 （ DDS)是從相位直接合成所需波形的一種新的頻率合成技術(shù) 。它被稱為第二代頻率合成技術(shù) 。在系統(tǒng)時鐘一定的情況下 ,輸出頻率決定于頻率寄存器的中的頻率字。 發(fā)展前景 近幾年超數(shù)字電路的發(fā)展以及對 DDS 的深入研究 ,DDS 的最高工作頻率以及噪聲性能已接近并達到鎖相頻率合成器相當(dāng)?shù)乃健? 利用 EDA 工具 ,電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng) ,大量工作可以通過計算機完成 ,并可 以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。 Max+plusⅡ 界面友好 ,使用便捷 ,被譽為業(yè)界最易用易學(xué)的 EDA軟件。這樣 ,相位累加器在時鐘作用下 ,不斷對頻率控制字進行線性相位累加。美國 AD 公 司也相繼推出了他們的 DDS 系列 :AD9850、 AD985可以實現(xiàn)線性調(diào)頻的 AD985兩路正交輸出的 AD9854， AD 公司的 DDS 系列產(chǎn)品以其較高的性能價格比 ,目前取得了極為廣泛的應(yīng)用。 Altera 是著名的PLD 生產(chǎn)廠商 ,多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。 頻率控制 頻率控制用于對基準頻率的改變 ,以控制 DDS 發(fā)生信號的頻率。 key:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN IF count =key THEN count =0000。 生成的模塊如圖 41： 13 圖 41 注 ： ICLK；輸入基準頻率， OCLK： 輸出頻率， KEY：按鍵控制分頻，為四位二進制數(shù)。 use 。 architecture dacc of selec is signal q1,q2,q3,q4,q5,q6,q7,q8: std_logic_vector(3 downto 0)。q3=0000。 then if q1=1001 then q1=0000。 else q8=q8+1。 else q4=q4+1。 end if。 tem5=q5。 num3=tem3。 秒信號產(chǎn)生程序： use library ieee。 end second。139。 tem=39。當(dāng) reset 為 1 或者當(dāng) start為 1 時計數(shù)信號清零。 圖 44D 說明： 當(dāng) start 信號為 1 時，開始下一秒的計數(shù)，并重新開始采集頻率個數(shù)。 entity regist is port( num1,num2,num3,num4,num5,num6,num7,num8:in std_logic_vector(3 downto 0)。 begin process(sec,stop) 18 begin if stop = 39。 when 100 =temp=num5。039。 譯碼 19 由于我們采集的頻率值為十進制 數(shù)所以我們需要把十進制數(shù)轉(zhuǎn)換為二進制段顯信號。 architecture dacc of chang is signal tem: std_logic_vector(7 downto 0)。 when 0111 =tem=11111000。 生成模塊如圖 47 所示： 圖 47 注：譯碼的作用是把四位二進制數(shù)譯成與數(shù)碼管相適應(yīng)的段顯碼 。 q:out integer range 63 downto 0)。 end process。 use 。 when 04=dd4=245。 when 12=dd4=176。 when 20=dd4=79。 when 28=dd4=10。 when 36=dd4=10。 when 44=dd4=79。 when 52=dd4=188。 when 60=dd4= 程序說明 ：本設(shè)計采樣點為 64 個，根據(jù)不同的采樣相位點，輸出不同的幅度值。 CS：片選信號 ,低電平有效。 AGND：模擬地 NGND：數(shù)字地 ,可與 AGND接在一起使用。 （ 2） DAC0832 數(shù)據(jù)鎖存允許控制信號 ILE,高電平有效。 S5 用于復(fù)位信號的輸入 ,按下為高電平 ,彈起為低電平。 數(shù)碼管與 FPGA 的連接 圖 58 如圖 58 所示： FPGA 的段顯信號經(jīng) 74LS04 非門與數(shù)碼管段顯信號端連接，位選信號經(jīng)38 譯碼器通過三極管的放大與數(shù)碼管的位選信號連接。在這段時間里，我學(xué)到了很多知識也有很多感受，從對 DDS 一無所知，對 FPGA， MAXPLUSⅡ 等相關(guān)技術(shù)很不了解的狀態(tài)，我開始了獨立的學(xué)習(xí)和試驗 ，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來，每一次改進都是我學(xué)習(xí)的收獲，每一次試驗的成功都會讓我興奮好一段時間。 use 。 when 0001 =tem=11111001。 when 1001 =tem=10011000。 USE 。EVENT AND iclk=39。 oclk= clk_i。 numb:out std_logic_vector(3 downto 0)。139。 when 111 =temp=num8。 numb=temp。 start : in std_logic。)or(reset=39。then if q=100 then tem=39。 stop=tem。 reset: in std_logic。139。 elsif clk39。 if q6=1001 then q6=0000。 end if。