【正文】 （四種燈的循環(huán)順序如圖 21所示）。左轉(zhuǎn)燈亮說明車輛可以左轉(zhuǎn)通行；紅燈亮說明禁止車輛直行和左轉(zhuǎn)；綠燈亮說明允許車輛直 行和右轉(zhuǎn)；黃燈亮說明即將禁止車輛直行和左轉(zhuǎn)。 ：設(shè)計(jì)任務(wù) 本論文通過設(shè)計(jì)一個(gè)十字路口的交通燈來形象指揮行人和車輛的安全通行。 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)（論文） 3 2 系統(tǒng)分析與總體方案 ：系統(tǒng)介紹 設(shè)計(jì)交通燈是為了自動(dòng)控制各個(gè)十字路口倒計(jì)時(shí)器和交通信號(hào)燈，從而使行人和各種車輛能夠安全通過。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語言。其中 VHDL、 Verilog 在現(xiàn)在 EDA 設(shè)計(jì)中使用最多，也得到幾乎所有的主流 EDA工具的支持。 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA/CPLD軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入，編譯，優(yōu)化，仿真，直至最后芯片的制作。 FPGA/CPLD芯片都是特殊的 ASIC芯片，除了具有 ASIC的特點(diǎn)外，還具有以下幾個(gè)優(yōu)點(diǎn)： 隨著 VLSI(超大集成電路 )工藝的不斷提高單一芯片內(nèi)部可以容納上百萬個(gè)晶體管， FPGA/CPLD芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達(dá)上百萬門，它所實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成，即片上系統(tǒng) SOC。同以往的 PAL,GAL相比較 FPGA/CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 IC芯片。為了確保十字路口的行人和車輛順利、暢通地通過 ,往往采用電子控制的交通信號(hào)來進(jìn)行指揮。城市交通控制系（ UTC ， Urban Traffic Control System）是現(xiàn)代城市智能交通系統(tǒng)（ IDJ ， Intelligent transport system）的組成之一，主要用于城市道路交通的控制與管理。城市交通基礎(chǔ)設(shè)施供給滯后于高速機(jī)動(dòng)化增長(zhǎng)需求，道路堵塞日趨加重，交通事故頻繁，環(huán)境污染加劇等問題普遍存在 。目前， 全國(guó)大中城市普遍存在著道路擁擠、車輛堵塞、交通秩序混亂的現(xiàn)象 ，交通事故頻發(fā)，這給人民的生命財(cái)產(chǎn)安全帶來了極大的損失 。城市平交路口實(shí)現(xiàn)交通信號(hào)控制是城市交通管理現(xiàn)代化的基本標(biāo)志之一，是提高交通管理效能的重要技術(shù)手段。伴隨著社會(huì)的發(fā)展以及人類生活水平的提高 ,汽車的數(shù) 量在 不斷增加， EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域 也在不斷 的擴(kuò)大與深入，機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域的重要性日益突出。這樣的 FPGA/CPLD上就是一個(gè)子系統(tǒng)部件。 FPGA/CPLD芯片在 出廠之前都做過百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)芯片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。當(dāng)電路有少量的改動(dòng)，更能顯示 FPGA/CPLD的優(yōu)勢(shì)。 FPGA采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL電平兼容。 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，于 1983年有美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE(The Institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展并在 1987 年 作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布。 VHDL 語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 本文設(shè)計(jì)要求東西、南北兩條干道的紅、綠、黃交通燈按要求循環(huán)變化，并以倒計(jì)時(shí)方式指示干道通行或禁止的維持時(shí)間。十字路口處，方向分為東西南北四個(gè)方向。在每個(gè)方向上均設(shè)有一個(gè)倒計(jì)時(shí)顯示器，以顯示禁止或允許通行的倒計(jì)時(shí)間。還要求四種燈的點(diǎn)亮?xí)r間能夠以倒計(jì)時(shí)的形式顯示出來。未來使用FPGA器件設(shè)計(jì)的產(chǎn)品將出現(xiàn)在各個(gè)領(lǐng)域。LED七段顯示數(shù)碼管的輸出信號(hào) count1(6 downto 0),count2(6 downto 0),count3(6 downto 0),count4(6 downto 0)。 分頻電路：把 555多諧振蕩器發(fā)出的較高頻率脈沖用分頻電路的到較第頻率的時(shí)鐘信號(hào)，本電路通過三次 10分平分別得到 10Hz、 1Hz的時(shí)鐘信號(hào)。手動(dòng)信號(hào)（ Con=’ 1’ ）使系統(tǒng)清‘ 0’。其電路圖如圖 31所示： 圖 31分頻器模塊 實(shí)體： entity clk_10 is port( clk : in std_logic。 con:in std_logic。 功能：實(shí)現(xiàn) 0到 80的計(jì)數(shù) clk0— 脈沖輸入 con— 手動(dòng)控制信號(hào) reset— 復(fù)位信號(hào) countnum— 計(jì)數(shù)輸出 仿真波形如下圖 34： 圖 34計(jì)數(shù)器模塊仿真結(jié)果 吳思林：基于 FPGA 交通燈控制器設(shè)計(jì) 8 控制模塊的設(shè)計(jì)及仿真圖 圖 35控制模塊 實(shí)體： entity controller is Port ( clk1 : in std_logic。 numa,numb : out integer range 0 to 25。 功能：控制發(fā)光二極管的亮、滅，以及輸出倒計(jì)時(shí)數(shù)值給七段譯碼管的分位譯碼電路。 功能： 把倒計(jì)時(shí)的數(shù)值分成 2個(gè) 1位的十進(jìn)制數(shù)。 yb:out std_logic。 yf:out std_logic。 bb[3..0]BCD碼輸入 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)（論文） 11 clk2— 脈沖輸入 ya， yb， yc， yd， ye， yf， yg— 七段數(shù)碼管顯示輸出 仿真波形如下圖 310： 圖 310譯碼模塊仿真 頂層文件的設(shè)計(jì) 圖 311頂層模塊 entity dingceng is port(clkd,resetd,cond,con1d:in std_logic。 count4:out std_logic_vector(6 downto 0)。 clkd— 脈沖輸入 resetd— 復(fù)位信號(hào) con— 手動(dòng)控制信號(hào) 吳思林：基于 FPGA 交通燈控制器設(shè)計(jì) 12 con1d— 狀態(tài)控制信號(hào) count1， count2， count3， count4— 七段數(shù)碼管顯示 reda,greena,yellowa， greena1， redb,greenb,yellowb,greenb1— 發(fā)光二極管輸出 4 實(shí)驗(yàn)程序設(shè)計(jì) 一個(gè)完整的 VHDL語言程序通常包括實(shí)體（ Entity）、構(gòu)造體、配置、包集合（ Package）和庫(kù)（ Library） 5個(gè)部分組成。 use 。 count3:out std_logic_vector(6 downto 0)。 end entity dingceng。 ponent counter port (clk0:in std_logic。 end ponent。 countnum : in integer range 0 to 89。 end ponent。 ponent yima port(clk2:in std_logic。 yc:out std_logic。 yg:out std_logic)。 signal yy1,yy2:integer range 0 to 25。 u2: clk_10 port map(clk=b,clk_div10=c)。 u6:fenwei port map (numin=yy2,numa=tt3,numb=tt4)。 u10:y