技術(shù)課件「唐慶玉」第22講可編程邏輯器件(pld及-wenkub
2023-01-23 05:37:03 本頁(yè)面
【正文】 Q 8輸入 8輸出 固定 （GAL結(jié)構(gòu)類似） (5) GAL的內(nèi)部結(jié)構(gòu)及編程 GAL的內(nèi)部結(jié)構(gòu)與 PAL基本一樣，只是在輸出端增加了“可編程輸出邏輯宏單元”，其輸出狀態(tài)可由用戶定義，這樣，使編程更靈活。清華大學(xué)電機(jī)系唐慶玉 2023年 11月制作盜版剽竊必究 清華大學(xué)電機(jī)系唐慶玉 1997年制作 如發(fā)現(xiàn)有人剽竊必定追究！ 第 15章 可編程邏輯器件（ PLD） 千島湖風(fēng)光 千島湖畫面屬唐慶玉個(gè)人創(chuàng)作，青山緑水藍(lán)天白云，剽竊必究 1. 概述 2. PLD的邏輯表示方法和圖形符號(hào) 3. PLD陣列結(jié)構(gòu)及編程 4. 復(fù)雜可編程邏輯器件 (CPLD) 清華大學(xué)電機(jī)系電工學(xué)教研室 唐慶玉 編 2023年 11月 1. PLD概述 PLD— Programmable Logic Devices 大規(guī)模集成電路，集成了大量的門電路和觸發(fā)器，用戶可編程構(gòu)成所需電路。 GAL16V8 I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GND VCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE 20 11 10 1 29腳輸入（固定） 1腳時(shí)鐘（可定義成輸入） 11腳 輸出使能 （可定義成輸入） 1219腳輸出（也可定義成輸入） I/O O I/O 清華大學(xué)電機(jī)系唐慶玉 2023年 11月 15日編 例 7 用 PAL（或 GAL）組成二位減法器 CLK FB FA 0 1 1 1 1 0 2 0 1 3 0 0 4 1 1 S CLK OE 輸出使能 FA D Q Q D Q Q FB QB QA QA QA QB QB S S 狀態(tài)方程 SQSnAnAnA ??? 1 nAnA S ?? ? 1 ,1 nBnAnBnAnB QS ??? ? 1 ,1 SQSQ nBnBnAnBnAnB ???? )(1 0011010100 : ????AB 例 8 GAL16V8型 GAL可編程邏輯器件的編程方法介紹 GAL16V8 I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GND VCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE 20 11 10 1 A0 A1 A2 A3 A4 A5 A6 A7 A8 A11 Y6 Y5 Y4 Y3 Y2 Y1 A10 A9 輸入輸出定義 FAST MAP GAL編程源文件 1： GAL16V8 ；型號(hào) 2： Logic Gates；設(shè)計(jì)電路名稱 3： ；日期 4： TANG ；設(shè)計(jì)人 5： A0 A1 A2 A3 A4 A5 A6 A7 A8 GND ； 110腳定義 6： A9 A10 Y1 Y2 Y3 Y4 Y5 Y6 A11 VCC ； 1120腳定義 Y1=A9A10 Y2=A7+A8 Y3=A5A6 Y4=A3 + A4 Y5=A1A2 + A1A2 Y6=A0A11 + A0A11 7： Y1= A9*A10 ；邏輯運(yùn)算 8： Y2= A7+A8 9： Y3=/A5+/A6 10： Y4=/A3*/A4 11： Y5=A1*/A2+ /A1*A2 12： Y6=A0*A11+ /A0*/A11 13： DESCRIPTION ；結(jié)束 4. 復(fù)雜可編程邏輯器件（ CPLD） CPLD型號(hào)： Altera EPF10K10LC844 ? 內(nèi)部有 6000門以上，可編程組成各種 74系列組合邏 輯電路、觸發(fā)器、寄存器、計(jì)數(shù)器等復(fù)雜數(shù)字電路 ? 速度達(dá) 40MHz ~ 200MHz ? 84引腳，其中 59個(gè)可用于 I/O引腳 ? 可由單片機(jī)或 PC機(jī)控制 ? 編程語(yǔ)言： MAX+PLUS2 （ 1）特性 電路繪圖法編程軟件（ Graphic Editor file） 數(shù)字硬件描述語(yǔ)法（ AHDL描述語(yǔ)法） （ 2） CPLD實(shí)驗(yàn)系統(tǒng)框圖 按鈕，開關(guān)，鍵盤，單脈沖，連續(xù)脈沖，數(shù)碼管， LED Altera
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