【正文】 學(xué) 生 姓 名： 學(xué) 生 學(xué) 號： 設(shè)計（論文）題目： 基于FPGA技術(shù)的數(shù)字存儲示波器設(shè)計 指 導(dǎo) 教 師： 設(shè) 計 地 點： 起 迄 日 期： 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文畢業(yè)設(shè)計（論文）任務(wù)書專業(yè) 電子信息 班級 姓名 一、課題名稱： 基于FPGA技術(shù)的數(shù)字存儲示波器設(shè)計 二、主要技術(shù)指標(biāo)： （1） 帶寬：100MHz （2）垂直靈敏度：10mv—5v/div （3） 水平靈敏度：—5s/div （4）輸入阻抗：1MΩ （5）存儲深度：4KB （6）顯示：LED （7）通道：單通道 等 三、工作內(nèi)容和要求：本設(shè)計的數(shù)據(jù)采集采用高速模／數(shù)轉(zhuǎn)換器ADl674(A／D)，直接用FPGA準(zhǔn)確定時控制ADC的采樣速率，實現(xiàn)整個頻段的全速采樣。然后把AD轉(zhuǎn)換后的數(shù)據(jù)送到FPGA中，并把數(shù)據(jù)保存到FPGA中的FIFO中，F(xiàn)PGA中的電路主要包括有FIFO、觸發(fā)系統(tǒng)、峰值檢測、時基電路等。本文采用基于FPGA的方式進行數(shù)據(jù)采集、數(shù)據(jù)處理等功能的設(shè)計。UT62256具有相互獨立的數(shù)據(jù)線、地址線、片選線和讀／寫控制線，它們可對RAM內(nèi)部的存儲單元分時進行讀／寫操作。三、主要研究（設(shè)計）方法論述：根據(jù)設(shè)計指標(biāo)要求，基于FPGA的系統(tǒng)結(jié)構(gòu)主要南模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換、FPGA數(shù)據(jù)處理、數(shù)據(jù)存儲四部分組成?！芯勘敬萎厴I(yè)設(shè)計的思路,并制定框架。五、指導(dǎo)教師意見：　　　　　　　　　　　　 指導(dǎo)教師簽名： 2010 年 5 月 10 日六、系部意見：　　　　　　　　　　　 系主任簽名： 2010年 5 月 11 日常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文目錄摘要Abstract第1章 前言………………………………………………………………….1 數(shù)字存儲示波器的發(fā)展概況…………………………………………….1 本文所做的研究工作…………………………………………………….1第2章 示波器的工作原理……………………………………………..3 模擬示波器的基本工作原理…………………………………………….3 數(shù)字存儲示波器的工作原理…………………………………………….4第3章 DSP處理器和FPGA的開發(fā)過程簡介…………………..5 DSP處理器的開發(fā)過程和應(yīng)用…………………………………………..5 FPGA的開發(fā)過程與應(yīng)用 ……………………………………………….6第4章 整體設(shè)計方案…………………………………………………….8 系統(tǒng)整體設(shè)計流程圖…………………………………………………….8 整個系統(tǒng)的性能指標(biāo)…………………………………………………….9 系統(tǒng)的實現(xiàn)方案………………………………………………………….9 元器件的選擇…………………………………………………………...11第5章 整個系統(tǒng)硬件設(shè)計…………………………………………12 前端數(shù)據(jù)采集部分硬件電路設(shè)計……………………………………...12 FPGA外圍電路的設(shè)計和內(nèi)部邏輯電路設(shè)計………………………….17 DSP部分的硬件設(shè)計……………………………………………………24第6章 系統(tǒng)軟件設(shè)計…………………………………………………….29………………………………………………………………29……………………………………………………33……………………………………………………………35第7章 結(jié)束語……………………………………………………………….37答謝辭參考文獻摘要數(shù)字存儲示波器在儀器儀表領(lǐng)域中占有重要的地位，應(yīng)用范圍相當(dāng)廣泛，所以對示波器的研制有重要的理論和實際意義。信號進來首先經(jīng)過前端的調(diào)節(jié)電路把信號電壓調(diào)整到AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成?？梢愿鶕?jù)自己的需要進行相關(guān)的改進，例如對外圍電路做進一步地擴展。九十年代之后，示波器技術(shù)得到了飛速發(fā)展。更新速度也更快。雖然，從市場需要來看，20MHz帶寬的數(shù)字存儲示波器產(chǎn)品在市場中占有很大的比例。盡管我國國產(chǎn)示波器處于起步階段。并被廣泛應(yīng)用于各種嵌入式領(lǐng)域。也是兩款技術(shù)非常成熟的芯片。本文的目的是采用FPGA+DSP+單片機來設(shè)計一個100M(重復(fù)帶寬)的數(shù)字示波器。在軟件方面，由于示波器的軟件量是非常龐大的。本課題是一個龐大的系統(tǒng)，其實踐性很強，涉及知識非常多，受限于時間和個人的知識水平，尚存在以下不足之處需要以后加強。第2章 示波器的工作原理 示波器的工作原理了解示波器的工作原理是設(shè)計好示波器的第一步。示波器屏幕通常是陰極射線管（CRT）。設(shè)置垂直標(biāo)度（對伏特/ 格進行控制）后，衰減器能夠減小信號的電壓，而放大器可以增加信號電壓。水平掃描是水平系統(tǒng)亮點在屏幕中移動的行為。 圖21模擬示波器體系結(jié)構(gòu)圖 數(shù)字(存儲)示波器的工作原理數(shù)字存儲示波器不是將波形存儲在示波管內(nèi)的存儲柵網(wǎng)上, 而是存在存儲器中, 因而存儲時間可以無限長。 最后, 該示波器根據(jù)得到的信號參數(shù)繪制信號波形, 并對被測信號進行實時、 瞬態(tài)分析, 以方便用戶了解信號質(zhì)量, 快速準(zhǔn)確地進行故障診斷。等效采樣又可以分為隨機采樣和順序采樣, 等效采樣方式大多用于測量周期信號。FPGA是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。本章主要是針對DSP、FPGA的發(fā)展情況和開發(fā)流出作簡要的介紹。 目前各 DSP芯片生產(chǎn)廠家已經(jīng)把以上列出的各開發(fā)工具集成在一起,構(gòu)成集成開發(fā)環(huán)境。 DSP處理器發(fā)展歷程以及發(fā)展現(xiàn)狀DSP發(fā)展歷程大致分為三個階段：70年代理論先行，大概在70年具備了完整的DSP的理論和算法基礎(chǔ)。90年代相繼出現(xiàn)了第四代和第五代DSP器件。操作系統(tǒng)的使用可以在一定程度上縮短開發(fā)周期，但是操作系統(tǒng)對于實時性很高的場合來說就不一定合適。同時可以縮短開發(fā)周期。調(diào)試正確之后就可以把代碼寫入到Flash里面了。FPGA使用靈活，適用性強，特別適用于復(fù)雜邏輯的設(shè)計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使FPGA越來越多地取代了ASIC的市場。在功能上面來了解電路是否能夠達到預(yù)期要求。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進行芯片內(nèi)部功能單元的實際連接與映射。⑥生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。本章主要介紹示波器系統(tǒng)整體的設(shè)計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。方案確定之后，就要設(shè)計這個系統(tǒng)的具體性能指標(biāo)。這樣在完成系統(tǒng)的軟件和硬件之后。圖41給出了系統(tǒng)的整體設(shè)計流程。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。但整個系統(tǒng)集成起來的調(diào)試工作還沒有進行。本設(shè)計就采用這個架構(gòu)。同時單片機也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給DSP芯片，進而去控制相關(guān)的電路。FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和DSP處理器進行通信，這在整個系統(tǒng)中具有重要的地位。而后端的單片機主要負責(zé)系統(tǒng)的人機接口和數(shù)據(jù)顯示。這樣示波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時鐘。隨著寫時鐘的到來，F(xiàn)FIO存滿之后，DSP處理器就從FIFO中讀取數(shù)據(jù)來進行處理，處理之后就由DSP送到單片機中進行顯示。在調(diào)試的時候同時我們也設(shè)計了兩個JATG接口，分別用來對FPGA和DSP進行調(diào)試。本系統(tǒng)所選擇的元件如表43所示。然后按照被測信號的走向依次對圖中的每個部分中的每一個硬件模塊進行介紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。通常情況下，如果輸入進來的被測信號的電壓范圍超過AD轉(zhuǎn)換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。比如在我們的示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達到一種最佳狀態(tài)。 圖52 信號衰減電路本系統(tǒng)所設(shè)計的電壓衰減網(wǎng)絡(luò)主要是由電阻和電容所組成。考慮到信號輸入的頻帶寬度。另外在衰減電路和放大電路中間還有一個模擬開關(guān)，用來進行交直流選擇。同時還要保證放大后的信號值在(512mV+512mV)范圍之內(nèi)。好在FPGA中對信號進行頻率測量。其中2腳是可以用來控制比較電平的大小。因為這些元器件使被測電壓信號輸入不會超過太大。圖57和給出了A/D轉(zhuǎn)換的電路圖。采樣之后的數(shù)據(jù)全部傳送至FIFO中進行暫存。前端電路的工作情況基本上是這樣的：ADC是否工作是由FPGA來控制的，如果FPGA使能AD轉(zhuǎn)換器，則ADC就開始進行數(shù)據(jù)的采樣。當(dāng)FIFO中保存的數(shù)據(jù)達到預(yù)觸發(fā)字設(shè)置的大小之后。此時數(shù)據(jù)在緩沖區(qū)的大小始終等于預(yù)觸發(fā)字所設(shè)置的大小。數(shù)據(jù)此時繼續(xù)寫入。當(dāng)基本寫滿存儲器后，波形采樣就完成了。．，晶振電路產(chǎn)生50MHz的時鐘直接送到FPGA的16腳，為分頻等電路提供原始時鐘。進行FPGA的配置，數(shù)據(jù)被回步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。JTAG接口是一個仿真調(diào)試的工業(yè)標(biāo)準(zhǔn)，又稱邊界掃描。在做cyclone系列的系統(tǒng)的時候，一般情況下都會用AS+JTAG兩種配置方式，這樣可以用JTAG方式調(diào)試，經(jīng)過調(diào)試之后，確定程序正確之后，再利用主動配置模式把程序送到EPCS芯片里去。JTAG配置時，它的四個控制引腳J TCK、J TDO、J TMS、J TDl分別與EPlC3T144C8的TDI、TDO、TCK、TMS引腳相連接。①FIFO工作原理及其在FPGA中的設(shè)計這里FIFO主要起緩存作用，也就是把AD采樣進來的數(shù)據(jù)首先存儲到FIFO里面。現(xiàn)在市場上也提供專門的FIFO芯片。②AD與FIFO的連接AD變換得到的二進制數(shù)據(jù)送入FIFO(先入先出存儲器)中進行緩沖。數(shù)據(jù)存儲器存放指令執(zhí)行中產(chǎn)生的數(shù)據(jù)。例如，C54X系列DSP從C5409開始，芯片有23根地址線，具有8M字節(jié)存儲空間尋址能力。當(dāng)FIFO未達到預(yù)觸發(fā)深度時，F(xiàn)IFO只寫入數(shù)據(jù)，不讀出數(shù)據(jù)，并且在這個過程中觸發(fā)信號是被抑制的。圖511 觸發(fā)系統(tǒng)總電路圖(1)示波器的三種觸發(fā)模式：Ⅰ、Normal模式，Ⅱ、Auto模式Ⅲ、單次觸發(fā)模式。其中，QN為D觸發(fā)器的反相輸出端；trigger_2里為兩個Ⅸ觸發(fā)器，其中，QNl為第一個Ⅸ觸發(fā)器反相輸出端，Q2第二個Ⅸ觸發(fā)器同相輸出端。在這里時基電路主要是由FPGA中的輸入晶振頻率的分頻得到各種各樣的頻率。時基電路的設(shè)計相對比較簡單，就是將輸入的50MHz進行分頻和倍頻，按l，2，5步進的辦法產(chǎn)生不同的頻率。(2)模擬通道控制電路數(shù)字存儲器的模擬通道部分不同于模擬示波器部分，它的控制全都由DSP控制器進行控制。在第一個AD轉(zhuǎn)換后的數(shù)據(jù)到來之后，時鐘電路產(chǎn)生一個脈沖，把這個數(shù)據(jù)同時送到最大、最小值寄存器中。直到該窗口的所有數(shù)據(jù)都比較完，這樣就會在這個窗口的數(shù)據(jù)采集中，保持有這一次采樣的最大和最小值數(shù)據(jù)。這樣就能夠捕到毛刺信號了。整個DSP部分的硬件電路主要包括程序存儲器FLASH模塊，數(shù)據(jù)存儲器SRAM模塊，用于人機交互的鍵盤和LCD模塊，電源模塊。并且可靠性非常的高，使用數(shù)據(jù)保存時間最高可達100年。在這里我們選擇的LCD是MGLS．19264，它內(nèi)藏HDl620顯示控制器，可以實現(xiàn)人機對話菜單的顯示，和信號波形的顯示。MGLS．19264各引腳功能如下：2：CSA、CSB兩片選端，供CPU接口選用。5：V0液晶驅(qū)動控制電壓，用于LCD對比度調(diào)整。16：DB0D87數(shù)據(jù)總線。圖519 LCD模塊電路 單片機電路及鍵盤接口模塊整個單片機電路主要是負責(zé)用戶接口。對用戶操作鍵盤，發(fā)出命令。DSP就支持JTAG協(xié)議。而DSP通過JTAG進行硬件調(diào)試，通過CCS可以訪問到DSP內(nèi)的所有資源，包括所有的寄存器，從而提供一個實時的硬件仿真與調(diào)試環(huán)境，便于系統(tǒng)軟件的調(diào)試。VC5409提供與仿真器直接連接的引腳信號，仿真器支持3．3V和5V兩種工作電壓，可以直接與仿真器連接。這樣就需要相關(guān)的芯片來得到各種不同的電壓。①電源本系統(tǒng)中有六種電源電壓：5V、+12v、+3V、+、+5V。同時可以給DSP提供復(fù)位信號。自動上電復(fù)位對于DSP。波形數(shù)據(jù)處理部分主要包括