fpga基本設(shè)計流程ppt課件-wenkub
2023-05-20 12:14:14 本頁面
【正文】 載 FPGA/CPLD 器件和電路系統(tǒng) 時序與功能 門級仿真 功能仿真 時序仿真 邏輯綜合器 結(jié)構(gòu)綜合器 isp方式下載 JTAG方式下載 針對 SRAM結(jié)構(gòu)的配置 OTP器件編程 功能仿真 FPGA／ CPLD設(shè)計流程 應(yīng)用 FPGA/CPLD的 EDA開發(fā)流程 : 設(shè)計輸入 (原理圖／ HDL文本編輯 ) 1. 圖形輸入 圖形輸入 原理圖輸入 狀態(tài)圖輸入 波形圖輸入 2. HDL文本輸入 設(shè)計輸入 (原理圖／ HDL文本編輯 ) 這種方式與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本一致 。 由此可見 ， 綜合器工作前 ， 必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù) ， 它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來 ， 成為相應(yīng)互的映射關(guān)系 。適配完成后可以利用適配所產(chǎn)生的仿真文件作精
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