【正文】 邏輯系統(tǒng)，學(xué)會(huì)功能仿真、時(shí)序仿真和硬件測(cè)試技術(shù)，為進(jìn)一步學(xué)習(xí)現(xiàn)代 EDA 工程技術(shù)， ASIC 器件設(shè)計(jì)以及超大規(guī)模集成電路設(shè)計(jì)奠定基礎(chǔ)。本文介紹了利用能Quartus II 設(shè)計(jì)信號(hào)源發(fā)生器的一般設(shè)計(jì)流程，論文中設(shè)計(jì)的程序代碼 都通過 Quartus II 行編譯仿真并利用 明偉電子公司生產(chǎn)的 FPGA EP1C6 開發(fā)板 進(jìn)行了硬件測(cè)試。 本設(shè)計(jì)以 FPGA 為控制核心，實(shí)現(xiàn)對(duì)鍵盤輸入與字符點(diǎn)陣液晶 1602 的控制。作為傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)中使用的主要器件，標(biāo)準(zhǔn)邏輯器件已經(jīng)使用了 20 多年，標(biāo)準(zhǔn)邏輯器件對(duì)研究數(shù)字系統(tǒng)基本構(gòu)成模塊的工作原理具有重要的意義，它在許多基礎(chǔ)的理論和實(shí)驗(yàn)教學(xué)課程中仍然占據(jù)重要的位置，目前，“數(shù)字電路邏輯設(shè)計(jì)”課程仍然以標(biāo)準(zhǔn)邏輯器件為主進(jìn)行講授，但在實(shí)際組裝電路的過程最麻煩 ，既費(fèi)時(shí)間又容易出錯(cuò)。最后闡述了程序的流程和實(shí)現(xiàn)過程。 目 錄 摘 要 ........................................................................... (2) 關(guān)鍵詞 ........................................................................... (2) 前言 ............................................................................. (3) 一、基于 FPGA 的課題研究現(xiàn)狀簡介 ................................................. (4) 研究現(xiàn)狀與發(fā)展趨勢(shì) .......................................................... (4) 研究目的及意義 .............................................................. (4) 系統(tǒng)設(shè)計(jì)平臺(tái)及開發(fā)工具的選擇 ................................................ (4) 二、可編程器件相關(guān)技術(shù)及 QUARTUS 開發(fā)工具概述 ................................... (6) 可編程器件相關(guān)技術(shù) .......................................................... (6) QUARTUS開發(fā)工具概述 ........................................................ (9) 三、 PS/2 鍵盤協(xié)議與鍵盤接口電路設(shè)計(jì) .............................................. (11) PS/2 鍵盤協(xié)議 ............................................................... (11) PS/2 鍵盤接口電路的設(shè)計(jì) ..................................................... (11) 四 、 LCD1602 的顯示原理與實(shí)現(xiàn) .................................................... (14) LCD 顯示原理 ............................................................... (14) 液晶顯示的 硬件連接 ......................................................... (18) 五、 鍵盤輸入與液晶顯示的設(shè)計(jì) .................................................... (19) 頂層原理圖設(shè)計(jì) ............................................................. (19) 分頻模塊設(shè)計(jì) ............................................................... (19) LCD1602 接口設(shè)計(jì) ........................................................... (21) 鍵盤接口驅(qū)動(dòng)設(shè)計(jì) ........................................................... (24) 六、全文總結(jié) .................................................................... (27) 致謝 ............................................................................ (27) 參考文獻(xiàn) ........................................................................ (28) 附錄 A：實(shí)物顯示圖 .............................................................. (29) 附錄 B： PS/2 鍵盤接口驅(qū)動(dòng)源程序 .................................................. (30) 基于 FPGA 的鍵盤輸入與顯示電路 學(xué) 生：羅莎莎 指導(dǎo)教師：吳正平 三峽大學(xué)理學(xué)院 摘 要 ： 本 論文 介紹了利用 FPGA 來控制 128*64 液晶顯示模塊與 PS/2 鍵盤 掃描電路 ， 在這個(gè) 電路 中 實(shí)現(xiàn)對(duì)鍵盤的掃描 輸入，并通過 LCD1602 完成 顯示功能 。本文編寫的主導(dǎo)思想是軟、硬件相結(jié)合，以硬件為基礎(chǔ)，來進(jìn)行各功能模塊的編寫。 可編程邏輯器件（ PLD）能使組裝電路這個(gè)繁瑣的步驟借助計(jì)算機(jī)和相關(guān)開發(fā)軟件來完成，因此，現(xiàn)在許多數(shù)字系統(tǒng)采用可編程邏輯器件實(shí)現(xiàn)途徑來提高設(shè)計(jì)效率，同時(shí)，由于使用的器件數(shù)量的減少也提高了系統(tǒng)的可行性。該方案硬件電路連接簡單，軟件程序簡潔，對(duì)液晶的控制簡單、穩(wěn)定，且可改動(dòng)性靈活。 本課題的研究具有很大的實(shí)際意義。 一 、基于 FPGA 的課題研究現(xiàn)狀簡介 研究現(xiàn)狀與發(fā)展趨勢(shì) 鍵盤作為嵌入式系統(tǒng)的一種最常用人機(jī)接口設(shè)備 ,在嵌入式系統(tǒng)中有著相當(dāng)廣泛的應(yīng)用。而目前關(guān)于 PS/2 鍵盤控制的應(yīng)用大部分采用單片機(jī)控制 ,與單片機(jī)相比 ,FPGA 具有比單片機(jī)更加靈活 ,集成度更高容易移植等特點(diǎn)。 液晶顯示驅(qū)動(dòng)有多種方法 ,通常采用的方法為基于專用集成電路和基于通用微處理器的方法。本課題的提出就是想利用 FPGA 器件的優(yōu)越性，來實(shí)現(xiàn) 鍵盤輸入接口以及 液晶顯示電路的設(shè)計(jì)。 本 課題 以 FPGA 為控制核心，實(shí)現(xiàn) 對(duì)字符點(diǎn)陣液晶 1602 的控制。FPGA EP1C6 開發(fā)板是 基于 FPGA 的 硬件描述語言 EDA 和軟內(nèi)核嵌入式系統(tǒng)的 SOPC 開發(fā)平臺(tái)。 如圖 是它的實(shí)物圖。 二 、 可編程器件相關(guān)技術(shù) 及 Quartus 開發(fā)工具概述 可編程器件相關(guān)技術(shù) 現(xiàn)場(chǎng)可編程門陣列 (FPGA)簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 (2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。因此，F(xiàn)PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。單片機(jī)可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。因此， FPGA 的使用靈活。 1993 年， IEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)版本“ IEEE Std 10761993”，現(xiàn)行公布的最新 VHDL 標(biāo)準(zhǔn)版本是“ IEEE Std 10762020”。主要使用配置指定語句及元件例化語句描述元件的類型及元件的互連關(guān)系。主要使用并行的信號(hào)賦值語句，既顯式表示了設(shè)計(jì)單元的行為，也隱式表示了設(shè)計(jì)單元的結(jié)構(gòu)。此外，它支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，一個(gè)大規(guī)模設(shè)計(jì)不可能一個(gè)人獨(dú)立完成，它將由多個(gè)人甚至多個(gè)項(xiàng)目組共同完成。 （ 1）狀態(tài)轉(zhuǎn)移圖 任何狀態(tài)機(jī)都有兩種或以上的狀態(tài) ,在不同的控制條件下發(fā)生轉(zhuǎn)移 ,因此畫狀態(tài)轉(zhuǎn)移圖是應(yīng)注意標(biāo)出轉(zhuǎn)移條件 . （ 2）狀態(tài) VHDL 表示 狀態(tài)在 VHDL 中用枚舉類型信號(hào)量來表示。 （ 4）狀態(tài)機(jī)的描述 VHDL 對(duì)不同的狀態(tài)機(jī)有不同的描述方式，描述方式不同使 得綜合出來的門級(jí)網(wǎng)表也不同，因此必須根據(jù)數(shù)字電路的特性和可綜合性選擇相應(yīng)的狀態(tài)機(jī)描述方式。通常用來對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。以此循環(huán)，就可以實(shí)現(xiàn)任意的 分頻。如此便實(shí)現(xiàn)了 三分頻，其占空比為 1／ 3 或 2／ 3。原理圖設(shè)計(jì)輸入方法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件，繪制原理圖、完成輸入過程。 2. 功能仿真 電路設(shè)計(jì)完成后，要用專用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。 3. 綜合優(yōu)化 綜合優(yōu)化（ Synthesize）是將 HDL 語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門， RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成的邏輯連接，輸出 edf 和 edn 等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供 FPGA/CPLD 廠家的布局布線器進(jìn)行實(shí)現(xiàn)。這種仿真的主要目的在于檢查綜合器的綜合后結(jié)果是否與設(shè)計(jì)輸入一致。此時(shí)應(yīng)該是使 FPGA/CPLD 廠商提供的軟件工具 ，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體 GPGA/CPLD 器件上，這個(gè)過程就叫做實(shí)現(xiàn)過程。布局布線這后生成的仿真時(shí)延文件包含信息最全，不僅包含門延時(shí)，還包含實(shí)際布線延時(shí)，所以布線后仿真最準(zhǔn)確，能較好地反映芯片的實(shí)際工作情況。示波器和邏輯分析儀（ LA， Logic Analyzer）是邏輯設(shè)計(jì)的主要調(diào)試工具。 Quartus II 集成開發(fā)軟件適合多種平臺(tái)的工作環(huán)境，支 持更多種類的可編程邏輯器件的開發(fā)，同時(shí)也提供在單芯片可編程系統(tǒng) (SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具。 Quartus II 包括模塊化的編譯器。還可以通過選擇 Compiler Tool(Tools 菜單 )，在 Compiler Tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在許多實(shí)用情況下，必須使用宏功能模塊才能使用一些 Altera 特定器件的硬件功能。此外， Quartus II 集成軟件為設(shè)計(jì)流程的每個(gè)階段提供 Quartus II 圖形用戶界面、 EDA 工具界面以及命令行界面。 Quartus II 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤對(duì)于使用 HDL 的設(shè)計(jì)，可以使用 Quartus II 帶有的 RTL Viewer 觀察綜合后的 RTL圖。 三、 PS/2 鍵盤 協(xié)議與鍵盤接口電路設(shè)計(jì) PS/2 鍵盤協(xié)議 1． PS/2 的電氣特性 PS/2 協(xié)議的實(shí)現(xiàn)包括兩條信號(hào)線，以及 +5V 的電源與地線。不過一般鍵盤中都已經(jīng)包含了上拉電阻。 PS/2 接口的時(shí)鐘與數(shù)據(jù)線都是集電極開路結(jié)構(gòu) ,必須外接上拉電阻 ,一般上拉電阻設(shè)置在主設(shè)備中 ,主從設(shè)備之間的數(shù)據(jù)通信采用雙向同步方式傳輸 ,時(shí)鐘信號(hào)一般由從設(shè)備產(chǎn)生。 從 PS/2 設(shè)備發(fā)送到主機(jī)的數(shù)據(jù)在時(shí)鐘信號(hào)的下降沿被讀取，從主機(jī)發(fā)送到 PS/2 設(shè)備和數(shù)據(jù)在上升沿時(shí)被讀取。這些位中包含的信息定義如下：1 個(gè)起始位（總是 0）、 8 個(gè)數(shù)據(jù)位（低位在前）、 1 個(gè)奇校驗(yàn)位、 1 個(gè)停止位（總是 1）以及 1 個(gè)應(yīng)答位（僅在主機(jī)向 PS/2 設(shè)備發(fā)送數(shù)據(jù)時(shí)才會(huì)用到， PS/2 設(shè)備向主機(jī)發(fā)送數(shù)據(jù)時(shí)不會(huì)用到這一位）。 2．接口的時(shí)序邏輯 PS/2 協(xié)議是一種雙向半雙工串行通信協(xié)議 ,時(shí)鐘信號(hào)由 鍵盤產(chǎn)生 ,最大時(shí)鐘頻率為 33kHz,推薦頻率在 15kHz。而且從鍵盤到主機(jī)的數(shù)據(jù)只能在時(shí)鐘的下降沿時(shí)才能被讀取。當(dāng)鍵盤檢查到這個(gè)狀態(tài)時(shí) ,就開始產(chǎn)生時(shí)鐘。分揀接收模塊功能是把串并轉(zhuǎn)換模塊傳過來的數(shù)據(jù)包按照一定的要求進(jìn)行分揀提取 ,從而得到有用的信息。 整個(gè)設(shè)計(jì)的流程圖如圖 所示 : 圖 設(shè)計(jì)流程圖 當(dāng)系統(tǒng)上電或復(fù)位時(shí) ,主設(shè)備首先向鍵盤發(fā)送初始化信號(hào) ,在得到鍵盤的應(yīng)答信號(hào)后 ,系統(tǒng)進(jìn)入到了總線空閑狀態(tài) ,可以進(jìn)行數(shù)據(jù)的發(fā)送和接收 ,但主設(shè)備擁有更高的優(yōu)先級(jí) ,正處在接收狀態(tài)時(shí)如果得到發(fā)送請(qǐng)求 ,會(huì)中斷數(shù)據(jù)接收 ,直接進(jìn)入數(shù)據(jù) 發(fā)送狀態(tài)。 選取 Cyclone系列 EPF1C60240C8N型 FPGA器件進(jìn)行綜合 ,將綜合后的配置文件下載到開發(fā)板之后 ,系統(tǒng)上電 ,PS/2 設(shè)備初始化后在液晶顯示器上 正 確觀察到了鍵盤