【正文】 N AC L RSELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1m u s i c: u 1A d d 08 39。 END。 SIGNAL ToneIndex : STD_LOGIC_VECTOR (3 DOWNTO 0)。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 HIGH : OUT STD_LOGIC。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。聲音輸出 END。音樂(lè)選擇鍵 RST : IN STD_LOGIC。 硬件演奏電路頂層設(shè)計(jì) USE 。 （ 5） 音樂(lè) 硬件 演奏電路 總體設(shè)計(jì)流程 當(dāng)一個(gè) 4Hz 的時(shí)鐘脈沖來(lái)到時(shí)，樂(lè)譜發(fā)生器模塊輸出一個(gè)音符數(shù)據(jù)給分頻系數(shù)模塊，分頻系數(shù)模塊輸出此音符相應(yīng)的分頻系數(shù)，將分頻系數(shù)送給數(shù)控分頻器模塊，當(dāng) 12MHz的時(shí)鐘脈沖來(lái)到時(shí)，數(shù)控分頻器就根據(jù)分頻系數(shù)輸出相應(yīng)的頻率 (即此音符所對(duì)應(yīng)的發(fā)生頻率 )給揚(yáng)聲器，揚(yáng)聲器就可發(fā)出對(duì)應(yīng)音符 的聲音來(lái) .連續(xù)的 4Hz 的時(shí)鐘脈沖就將樂(lè)譜發(fā)生器里所存儲(chǔ)的音符數(shù)據(jù)一個(gè)接一個(gè)的送給了分頻系數(shù)模塊，再經(jīng)過(guò)數(shù)控分頻模塊 ,最后揚(yáng)聲器一個(gè)接一個(gè)的發(fā)出音符數(shù)據(jù)所對(duì)應(yīng)的聲音來(lái) 。 基于 FPGA 音樂(lè)硬件演奏電路設(shè)計(jì) 3 表 1 各個(gè)音符的頻率及其對(duì)應(yīng)的分頻系數(shù)（基準(zhǔn)頻率 375KHz） 音符名 頻 率 (Hz) 分頻系數(shù) 計(jì)數(shù)初值 音符名 頻率 (Hz) 分頻系數(shù) 計(jì)數(shù)初值 休止符 375000 0 2047 中音 4 468 1579 低音 1 1274 773 中音 5 425 1622 低音 2 1135 912 中音 6 379 1668 低音 3 1011 1036 中音 7 330 1717 低音 4 970 1077 高音 1 319 1728 低音 5 950 1197 高音 2 277 1770 低音 6 757 1290 高音 3 248 1799 低音 7 675 1372 高音 4 233 1814 中音 1 637 1410 高音 5 208 1839 中音 2 587 1480 高音 6 185 1862 中音 3 505 1542 高音 7 165 1882 （ 3） 樂(lè)曲節(jié)奏的控制 本 設(shè)計(jì) 中的梁祝 和月亮代表我的心的 樂(lè)曲，最小的節(jié)拍為 1/4 拍，若將 1 拍的時(shí)間定為 1 秒，則只需要提供一個(gè) 4Hz 的時(shí)鐘頻率即可產(chǎn)生 1/4 拍的時(shí)長(zhǎng)（ 秒），對(duì)于其它占用時(shí)間較長(zhǎng)的節(jié)拍（必為 1/4 拍的整數(shù)倍）則只需要將該音符連續(xù)輸出相應(yīng)的次數(shù)即可。對(duì)基準(zhǔn)頻率分頻后的輸出信號(hào)是一些脈寬極窄 的尖脈沖信號(hào)（占空比 =1/分頻系數(shù)）。若基準(zhǔn)頻率過(guò)高，雖然可以減少頻率的相對(duì)誤差，但分頻結(jié)構(gòu)將變大。而要準(zhǔn)確地演奏出一首樂(lè)曲，僅僅讓揚(yáng)聲器能夠發(fā)生是不夠的，還必須準(zhǔn)確地控制樂(lè)曲的節(jié)奏，即樂(lè)曲中每個(gè)音符的發(fā)生頻率及其持續(xù)時(shí)間是樂(lè)曲能夠連續(xù)演奏的兩個(gè)關(guān)鍵因素。 （ 5） 音量大小可調(diào)功能 ： 運(yùn) 用 EDA 實(shí)驗(yàn)箱上的數(shù)字功率放大器 LM386N， 對(duì) 數(shù)控分頻器 輸出的 音頻 信號(hào)予以處理，輸出大小連續(xù)可調(diào)的 音頻信號(hào)到揚(yáng)聲器。 （ 1）順序播放樂(lè)曲 功能 ：當(dāng)電路開(kāi)始工作時(shí)，如果 存儲(chǔ)器中有多首樂(lè)曲，那么 演奏電路 將從頭到尾順序播放這些樂(lè)曲。芯片配置成功后即可進(jìn)行硬件測(cè)試：選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖，發(fā)音輸出接 SPEAKER，當(dāng)樂(lè)曲一遍演奏完成后，樂(lè)曲發(fā)生器能自動(dòng)從頭開(kāi) 始循環(huán)演奏。這不但反應(yīng)了我國(guó)當(dāng)前在電子電路的實(shí)驗(yàn)教學(xué)體系、內(nèi)容和方法上的改革思路和教學(xué)水平的提高，更重要的是在加強(qiáng)以傳統(tǒng)電子設(shè)計(jì)方法為基礎(chǔ)的工程設(shè)計(jì)訓(xùn)練的同時(shí)，使學(xué)生能夠盡快掌握現(xiàn)代電子設(shè)計(jì)自動(dòng)化技術(shù)的新方法、新工具和新手段系統(tǒng)的、科學(xué)的培養(yǎng)了學(xué)生的實(shí)際動(dòng)手能力、理論聯(lián)系實(shí)際的能力、工程設(shè)計(jì)能力，創(chuàng)新能力，提高了學(xué)生對(duì)基礎(chǔ)實(shí)驗(yàn)的興趣。 21 參考文獻(xiàn) 16 ToneTaba 分頻預(yù)置數(shù)查表模塊的仿真 16 NoteTabs 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊的仿真 12 定制音符數(shù)據(jù)的 ROM 文件 1 設(shè)計(jì)要求 I 1 系統(tǒng)設(shè)計(jì)總述 1 系統(tǒng)組成 5 頂層電路 VHDL 程序設(shè)計(jì) 5 3 單元模塊程序設(shè)計(jì) 7 音樂(lè)譜對(duì)應(yīng)分頻 預(yù)置數(shù)查表電路模塊 13 4 VHDL 音樂(lè)硬件演奏電路系統(tǒng)仿真與調(diào)試 16 Speakera 音樂(lè)符數(shù)控分頻模塊的仿真 19 5 心得體會(huì) 本 次設(shè)計(jì) 在 EDA 開(kāi)發(fā)平臺(tái) QUARTUS II 上利用 VHDL 語(yǔ)言設(shè)計(jì)數(shù)控分頻器電路，利用數(shù)控分頻的原理設(shè)計(jì)音樂(lè)硬件演奏電路，并定制 LPMROM 存儲(chǔ)音樂(lè)數(shù) 據(jù)，以 “梁祝 ”和 “月亮代表我的心 ”兩首 樂(lè)曲為例，將音樂(lè)數(shù)據(jù)存儲(chǔ)到 LPMROM，就達(dá)到了以純硬件的手段來(lái)實(shí)現(xiàn)樂(lè)曲的演奏效果。 關(guān)鍵詞 ： FPGA/CPLD， 音樂(lè)硬件演奏電路 ， VHDL 語(yǔ)言設(shè)計(jì) ， QUARTUS II 基于 FPGA 音樂(lè)硬件演奏電路設(shè)計(jì) 1 1 系統(tǒng)設(shè)計(jì)總述 設(shè)計(jì)要求 這是一種運(yùn)用純硬件實(shí)現(xiàn)樂(lè)曲播放的電路，比運(yùn)用微處理器實(shí)現(xiàn)樂(lè)曲播放 更加復(fù)雜。 （ 2） 循環(huán)播放樂(lè)曲功能 ： 當(dāng)演奏完后一首樂(lè)曲時(shí)， 將自動(dòng)返回到第 一首歌曲開(kāi)始播放，反復(fù)不止，直到關(guān)閉電源電路停止工作為止。 系統(tǒng)組成 （ 1） 音樂(lè) 硬件 演奏電路 基本 原理 硬件電路的發(fā)聲原理 ， 聲音的頻譜范圍約在幾十到幾千赫茲，若能 利用程序來(lái)控制FPGA 芯片 某個(gè)引腳輸出一定頻率的矩形波，接上揚(yáng)聲器就能發(fā)出相應(yīng)頻率的聲音。 （ 2） 音符頻率的獲得 多個(gè)不同頻率的信 號(hào)可通過(guò)對(duì)某個(gè)基準(zhǔn)頻率進(jìn)行分頻器獲得。實(shí)際上應(yīng)該綜合考慮這兩個(gè)方面的因素，在盡量減少誤差的前提下，選取合適的基準(zhǔn)頻率。為提高輸出信號(hào)的驅(qū)動(dòng)能力，以使揚(yáng)聲器有足夠的功率發(fā)音，需要再通過(guò)一個(gè)分頻器將原來(lái)的分頻器的輸出脈沖均衡為對(duì)稱方波（占空比 =1/2），但這時(shí)的頻率將是原來(lái)的 1/2。 計(jì)數(shù)時(shí)鐘信號(hào)作為輸出音符快慢的控制信號(hào)，時(shí)鐘快時(shí)輸出節(jié)拍速度就快，演奏的速度也就快，時(shí)鐘慢時(shí)輸出節(jié)拍的速度就慢，演奏的速度自然降低。 曲子也就流暢的播放出來(lái)了 ， 當(dāng)樂(lè)曲一遍演奏完成后，樂(lè)曲發(fā)生器能自動(dòng)從頭開(kāi)始循環(huán)演奏，按下 SEL 鍵時(shí)播放第二首歌，按下 RST鍵時(shí)從頭開(kāi)始播放歌曲。 ENTITY Songer IS PORT ( CLK12MHZ : IN STD_LOGIC。復(fù)位鍵 CODE1 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 ARCHITECTURE one OF Songer IS COMPONENT NoteTabs元件 U1 例換化 PORT ( clk : IN STD_LOGIC。 END COMPONENT。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 SpkS : OUT STD_LOGIC )。 BEGIN u1 : NoteTabs PORT MAP (clk=CLK8HZ,RST=RST,SEL=SEL, ToneIndex=ToneIndex)。 基于 FPGA 音樂(lè)硬件演奏電路設(shè)計(jì) 7 3 單元模塊程序設(shè)計(jì) 根據(jù)頂層原理圖，共分為 music 模塊、地址發(fā)生器模塊、分頻預(yù)置數(shù)模塊、十六進(jìn)制模塊、數(shù)控分頻模塊這五個(gè)模塊。 h 0 1 cl kSELR S TT o n e I n d e x [ 3 . . 0 ]co m b ~ [ 7 . . 0 ]co m b ~ [ 1 5 . . 8 ]C o u n t e r[ 7 . . 0 ] 圖 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊 RTL電路圖 (2) 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊 VHDL 程序設(shè)計(jì) LIBRARY IEEE。音樂(lè)節(jié)拍時(shí)鐘 4HZ SEL : IN STD_LOGIC。 ARCHITECTURE one OF NoteTabs IS COMPONENT music 音符數(shù)據(jù) ROM1 PORT( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。) and (Counter=256 or rst=39。 end if。) and (sel=39。 end if。 (2) 地址發(fā)生器模塊 地址發(fā)生器模塊設(shè)置了一個(gè) 8位二進(jìn)制計(jì)數(shù)器 (計(jì)數(shù)最大值為 256)，作為音符數(shù)據(jù) ROM的地址發(fā)生器。那么相應(yīng)隨著程序 [4]中的計(jì)數(shù)器按 4Hz 的時(shí)鐘頻率作加法計(jì)數(shù)時(shí)，即隨地址遞增時(shí)，將從音符數(shù)據(jù) ROM 中將連續(xù)取出 4 個(gè)音符 “3”通過(guò) toneindex[3..0]端口輸向分頻預(yù)置數(shù)模塊。 在這個(gè)模塊的 VHDL 邏輯描述中設(shè)置了四四拍樂(lè)曲中全部音符所對(duì)應(yīng)的分頻預(yù)置數(shù)，共 13 個(gè)，每一音符的停留時(shí)間由音樂(lè)節(jié)拍和地址發(fā)生器 模塊的時(shí)鐘（ Clk）的輸入頻率決定，在此為 4Hz。 分頻預(yù)置數(shù)模塊的 VHDL 設(shè)計(jì)程序如下： LIBRARY IEEE。 HIGH : OUT STD_LOGIC。 CODE=0000。 CODE=0001。 WHEN 0010 = Tone=01110010000 。 912。039。 HIGH =39。 CODE=0110。 WHEN 0111 = Tone=10101011100 。1372。139。 HIGH =39。 CODE=0011。 WHEN 1100 = Tone=11001010110 。1622。139。 HIGH =39。 END CASE。 h 0 1 2 39。 h B 圖 音樂(lè)符數(shù)控 11 分頻電路模塊 RTL電路圖 基于 FPGA 音樂(lè)硬件演奏電路設(shè)計(jì) 11 (3) 音樂(lè)符數(shù)控 11 分頻模塊電路 VHDL 程序設(shè)計(jì) 音符的頻率由數(shù)控分頻模塊獲得，這是一個(gè)數(shù)控分頻電路。它計(jì)滿時(shí)所需要的計(jì)數(shù)初值可由下式來(lái)表示。此時(shí)從數(shù)控分頻器中出來(lái)的輸出信號(hào)是脈寬極窄的脈沖式信號(hào)，為了有利于驅(qū)動(dòng)揚(yáng)聲器，需另加一個(gè) D 觸發(fā)器以均衡其占空比，這時(shí)的頻率就變?yōu)樵瓉?lái)的 1/2，剛好就是相應(yīng)音符的頻率。 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。音調(diào)頻率信號(hào) 12MHZ Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。139。139。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預(yù)置計(jì)數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 FullSpkS = 39。 END PROCESS。139。 THEN SpkS = 39。 END IF。 樂(lè)曲演奏音符數(shù)據(jù)文件（梁祝、月亮代表我的心） WIDTH = 4 。 CONTENT BEGIN 3 3 3 3 5 5 5 6 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 基于 FPGA 音樂(lè)硬件演奏電路設(shè)計(jì) 13 3