【正文】 N AC L RSELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1m u s i c: u 1A d d 08 39。 END。 SIGNAL ToneIndex : STD_LOGIC_VECTOR (3 DOWNTO 0)。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 HIGH : OUT STD_LOGIC。 ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) )。聲音輸出 END。音樂選擇鍵 RST : IN STD_LOGIC。 硬件演奏電路頂層設計 USE 。 （ 5） 音樂 硬件 演奏電路 總體設計流程 當一個 4Hz 的時鐘脈沖來到時，樂譜發(fā)生器模塊輸出一個音符數(shù)據(jù)給分頻系數(shù)模塊，分頻系數(shù)模塊輸出此音符相應的分頻系數(shù)，將分頻系數(shù)送給數(shù)控分頻器模塊，當 12MHz的時鐘脈沖來到時，數(shù)控分頻器就根據(jù)分頻系數(shù)輸出相應的頻率 (即此音符所對應的發(fā)生頻率 )給揚聲器，揚聲器就可發(fā)出對應音符 的聲音來 .連續(xù)的 4Hz 的時鐘脈沖就將樂譜發(fā)生器里所存儲的音符數(shù)據(jù)一個接一個的送給了分頻系數(shù)模塊，再經(jīng)過數(shù)控分頻模塊 ,最后揚聲器一個接一個的發(fā)出音符數(shù)據(jù)所對應的聲音來 。 基于 FPGA 音樂硬件演奏電路設計 3 表 1 各個音符的頻率及其對應的分頻系數(shù)（基準頻率 375KHz） 音符名 頻 率 (Hz) 分頻系數(shù) 計數(shù)初值 音符名 頻率 (Hz) 分頻系數(shù) 計數(shù)初值 休止符 375000 0 2047 中音 4 468 1579 低音 1 1274 773 中音 5 425 1622 低音 2 1135 912 中音 6 379 1668 低音 3 1011 1036 中音 7 330 1717 低音 4 970 1077 高音 1 319 1728 低音 5 950 1197 高音 2 277 1770 低音 6 757 1290 高音 3 248 1799 低音 7 675 1372 高音 4 233 1814 中音 1 637 1410 高音 5 208 1839 中音 2 587 1480 高音 6 185 1862 中音 3 505 1542 高音 7 165 1882 （ 3） 樂曲節(jié)奏的控制 本 設計 中的梁祝 和月亮代表我的心的 樂曲，最小的節(jié)拍為 1/4 拍，若將 1 拍的時間定為 1 秒，則只需要提供一個 4Hz 的時鐘頻率即可產(chǎn)生 1/4 拍的時長（ 秒），對于其它占用時間較長的節(jié)拍（必為 1/4 拍的整數(shù)倍）則只需要將該音符連續(xù)輸出相應的次數(shù)即可。對基準頻率分頻后的輸出信號是一些脈寬極窄 的尖脈沖信號（占空比 =1/分頻系數(shù)）。若基準頻率過高，雖然可以減少頻率的相對誤差，但分頻結構將變大。而要準確地演奏出一首樂曲，僅僅讓揚聲器能夠發(fā)生是不夠的，還必須準確地控制樂曲的節(jié)奏，即樂曲中每個音符的發(fā)生頻率及其持續(xù)時間是樂曲能夠連續(xù)演奏的兩個關鍵因素。 （ 5） 音量大小可調(diào)功能 ： 運 用 EDA 實驗箱上的數(shù)字功率放大器 LM386N， 對 數(shù)控分頻器 輸出的 音頻 信號予以處理，輸出大小連續(xù)可調(diào)的 音頻信號到揚聲器。 （ 1）順序播放樂曲 功能 ：當電路開始工作時，如果 存儲器中有多首樂曲，那么 演奏電路 將從頭到尾順序播放這些樂曲。芯片配置成功后即可進行硬件測試：選擇實驗電路結構圖，發(fā)音輸出接 SPEAKER，當樂曲一遍演奏完成后，樂曲發(fā)生器能自動從頭開 始循環(huán)演奏。這不但反應了我國當前在電子電路的實驗教學體系、內(nèi)容和方法上的改革思路和教學水平的提高，更重要的是在加強以傳統(tǒng)電子設計方法為基礎的工程設計訓練的同時，使學生能夠盡快掌握現(xiàn)代電子設計自動化技術的新方法、新工具和新手段系統(tǒng)的、科學的培養(yǎng)了學生的實際動手能力、理論聯(lián)系實際的能力、工程設計能力，創(chuàng)新能力，提高了學生對基礎實驗的興趣。 21 參考文獻 16 ToneTaba 分頻預置數(shù)查表模塊的仿真 16 NoteTabs 音樂節(jié)拍和音調(diào)發(fā)生器模塊的仿真 12 定制音符數(shù)據(jù)的 ROM 文件 1 設計要求 I 1 系統(tǒng)設計總述 1 系統(tǒng)組成 5 頂層電路 VHDL 程序設計 5 3 單元模塊程序設計 7 音樂譜對應分頻 預置數(shù)查表電路模塊 13 4 VHDL 音樂硬件演奏電路系統(tǒng)仿真與調(diào)試 16 Speakera 音樂符數(shù)控分頻模塊的仿真 19 5 心得體會 本 次設計 在 EDA 開發(fā)平臺 QUARTUS II 上利用 VHDL 語言設計數(shù)控分頻器電路，利用數(shù)控分頻的原理設計音樂硬件演奏電路，并定制 LPMROM 存儲音樂數(shù) 據(jù)，以 “梁祝 ”和 “月亮代表我的心 ”兩首 樂曲為例，將音樂數(shù)據(jù)存儲到 LPMROM，就達到了以純硬件的手段來實現(xiàn)樂曲的演奏效果。 關鍵詞 ： FPGA/CPLD， 音樂硬件演奏電路 ， VHDL 語言設計 ， QUARTUS II 基于 FPGA 音樂硬件演奏電路設計 1 1 系統(tǒng)設計總述 設計要求 這是一種運用純硬件實現(xiàn)樂曲播放的電路，比運用微處理器實現(xiàn)樂曲播放 更加復雜。 （ 2） 循環(huán)播放樂曲功能 ： 當演奏完后一首樂曲時， 將自動返回到第 一首歌曲開始播放，反復不止，直到關閉電源電路停止工作為止。 系統(tǒng)組成 （ 1） 音樂 硬件 演奏電路 基本 原理 硬件電路的發(fā)聲原理 ， 聲音的頻譜范圍約在幾十到幾千赫茲，若能 利用程序來控制FPGA 芯片 某個引腳輸出一定頻率的矩形波，接上揚聲器就能發(fā)出相應頻率的聲音。 （ 2） 音符頻率的獲得 多個不同頻率的信 號可通過對某個基準頻率進行分頻器獲得。實際上應該綜合考慮這兩個方面的因素，在盡量減少誤差的前提下，選取合適的基準頻率。為提高輸出信號的驅(qū)動能力，以使揚聲器有足夠的功率發(fā)音，需要再通過一個分頻器將原來的分頻器的輸出脈沖均衡為對稱方波（占空比 =1/2），但這時的頻率將是原來的 1/2。 計數(shù)時鐘信號作為輸出音符快慢的控制信號，時鐘快時輸出節(jié)拍速度就快，演奏的速度也就快，時鐘慢時輸出節(jié)拍的速度就慢，演奏的速度自然降低。 曲子也就流暢的播放出來了 ， 當樂曲一遍演奏完成后，樂曲發(fā)生器能自動從頭開始循環(huán)演奏，按下 SEL 鍵時播放第二首歌，按下 RST鍵時從頭開始播放歌曲。 ENTITY Songer IS PORT ( CLK12MHZ : IN STD_LOGIC。復位鍵 CODE1 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 ARCHITECTURE one OF Songer IS COMPONENT NoteTabs元件 U1 例換化 PORT ( clk : IN STD_LOGIC。 END COMPONENT。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 SpkS : OUT STD_LOGIC )。 BEGIN u1 : NoteTabs PORT MAP (clk=CLK8HZ,RST=RST,SEL=SEL, ToneIndex=ToneIndex)。 基于 FPGA 音樂硬件演奏電路設計 7 3 單元模塊程序設計 根據(jù)頂層原理圖，共分為 music 模塊、地址發(fā)生器模塊、分頻預置數(shù)模塊、十六進制模塊、數(shù)控分頻模塊這五個模塊。 h 0 1 cl kSELR S TT o n e I n d e x [ 3 . . 0 ]co m b ~ [ 7 . . 0 ]co m b ~ [ 1 5 . . 8 ]C o u n t e r[ 7 . . 0 ] 圖 音樂節(jié)拍和音調(diào)發(fā)生器模塊 RTL電路圖 (2) 音樂節(jié)拍和音調(diào)發(fā)生器模塊 VHDL 程序設計 LIBRARY IEEE。音樂節(jié)拍時鐘 4HZ SEL : IN STD_LOGIC。 ARCHITECTURE one OF NoteTabs IS COMPONENT music 音符數(shù)據(jù) ROM1 PORT( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。) and (Counter=256 or rst=39。 end if。) and (sel=39。 end if。 (2) 地址發(fā)生器模塊 地址發(fā)生器模塊設置了一個 8位二進制計數(shù)器 (計數(shù)最大值為 256)，作為音符數(shù)據(jù) ROM的地址發(fā)生器。那么相應隨著程序 [4]中的計數(shù)器按 4Hz 的時鐘頻率作加法計數(shù)時，即隨地址遞增時，將從音符數(shù)據(jù) ROM 中將連續(xù)取出 4 個音符 “3”通過 toneindex[3..0]端口輸向分頻預置數(shù)模塊。 在這個模塊的 VHDL 邏輯描述中設置了四四拍樂曲中全部音符所對應的分頻預置數(shù)，共 13 個，每一音符的停留時間由音樂節(jié)拍和地址發(fā)生器 模塊的時鐘（ Clk）的輸入頻率決定，在此為 4Hz。 分頻預置數(shù)模塊的 VHDL 設計程序如下： LIBRARY IEEE。 HIGH : OUT STD_LOGIC。 CODE=0000。 CODE=0001。 WHEN 0010 = Tone=01110010000 。 912。039。 HIGH =39。 CODE=0110。 WHEN 0111 = Tone=10101011100 。1372。139。 HIGH =39。 CODE=0011。 WHEN 1100 = Tone=11001010110 。1622。139。 HIGH =39。 END CASE。 h 0 1 2 39。 h B 圖 音樂符數(shù)控 11 分頻電路模塊 RTL電路圖 基于 FPGA 音樂硬件演奏電路設計 11 (3) 音樂符數(shù)控 11 分頻模塊電路 VHDL 程序設計 音符的頻率由數(shù)控分頻模塊獲得，這是一個數(shù)控分頻電路。它計滿時所需要的計數(shù)初值可由下式來表示。此時從數(shù)控分頻器中出來的輸出信號是脈寬極窄的脈沖式信號，為了有利于驅(qū)動揚聲器，需另加一個 D 觸發(fā)器以均衡其占空比，這時的頻率就變?yōu)樵瓉淼?1/2，剛好就是相應音符的頻率。 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。音調(diào)頻率信號 12MHZ Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。139。139。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預置計數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 FullSpkS = 39。 END PROCESS。139。 THEN SpkS = 39。 END IF。 樂曲演奏音符數(shù)據(jù)文件（梁祝、月亮代表我的心） WIDTH = 4 。 CONTENT BEGIN 3 3 3 3 5 5 5 6 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 基于 FPGA 音樂硬件演奏電路設計 13 3