【正文】 10005 . 0 ? s 7 . 5 ? s 1 0 . 0 ? s 1 2 . 5 ? s 1 5 . 0 ? s 1 7 . 5 ? s 2 0 . 0 ? s 2 2 . 5 ? s第 8章 FPGA電路設計實例 由于參考序列 “ 0011011”是一個固定序列， 因此在電路設計中沒有使用參考序列移位寄存器， 這樣可以節(jié)省片內(nèi)資源。 第 8章 FPGA電路設計實例 為了簡便起見， 這里將相關峰檢測門限設為 7， 也就是說只有在輸入數(shù)據(jù)流中出現(xiàn) “ 0011011”或“ 1100100”字段時， 才會判決輸出正或負的相關峰。 輸入一次群數(shù)據(jù)流首先進入 7位移位寄存器中 ， 然后與本地參考序列 “ 0011011”的對應位進行 “ 異或 ” 邏輯運算 ， 然后再統(tǒng)計 7位輸出結(jié)果中 “ 1”和 “ 0”的數(shù)目 。 對一次群進行分接， 首先要實現(xiàn)幀頭的捕獲， 幀頭捕獲電路采用的數(shù)字相關檢測方法， 是數(shù)字相關器的一個典型作用。 下面以一次群信號的幀同步字檢測為例 ， 討論數(shù)字相關器的基本設計方法 。 最簡單的一種情況是序列中的各個樣點都用一位二進制數(shù)表示 ， 這樣就可以用邏輯運算 （ 如模二加 ） 來取代復雜的乘法運算 。 第 8章 FPGA電路設計實例 合理設置檢測門限 ， 在相關器的虛警概率與漏警概率之間取一個折衷值是十分必要的 ， 這樣既不會明顯降低相關器性能 ， 又使得通信系統(tǒng)能夠容忍少量的傳輸錯誤 。 所謂虛警是指沒有相關峰時， 相關器誤認為此時有相關峰出現(xiàn)， 而漏警則是指當相關峰出現(xiàn)時， 相關器誤認為此時沒有相關峰。 相關運算陣列對輸入序列與參考序列之間進行相關運算 ， 輸入序列移位寄存器每更新一位數(shù)據(jù) ， 相關運算陣列就進行一次相關運算 ， 然后將相關運算結(jié)果送入相關求和網(wǎng)絡 ， 由相關求和網(wǎng)絡計算出相關值 。 數(shù)字相關器與模擬相關器相比 ， 其靈活性強 、 功耗低 、 易于集成 ， 廣泛用于幀同步字檢測 、 擴頻接收機 、 誤碼校正以及模式匹配等領域 。 存儲型任意序列產(chǎn)生器與移存型和計數(shù)器型序列產(chǎn)生器相比較 ， 設計過程十分簡單 ， 但需要消耗較多的硬件 ， 如觸發(fā)器和存儲器 。 “ lpm_rom”的參數(shù)設置為 LPM_WIDTH＝ 1 LPM_WIDTHAD＝ 5 LPM_FILE＝ e:\max2work\ 在 “ ”文件中， 從 32位序列“ 00110000011111011010100100010111”的 MSB到 LSB依次對應地址 “ 00000～ 11111”。 32位數(shù)據(jù)放在寄存器的輸入端口上， 其中 “ 0”接 “ GND”， 為低電平信號， “ 1”接 “ VCC”， 為高電平信號。 第 8章 FPGA電路設計實例 存儲型任意序列產(chǎn)生器就是將所需的序列事先存儲到序列產(chǎn)生器中 ， 序列產(chǎn)生器在時鐘的激勵下將存儲的序列循環(huán)輸出 。 這些方法雖然能夠以最少的硬件產(chǎn)生所需的序列， 但在設計時需要寫出狀態(tài)轉(zhuǎn)移表， 并通過組合邏輯運算產(chǎn)生所需序列。 第 8章 FPGA電路設計實例 圖 MSRG結(jié)構(gòu)的 m序列產(chǎn)生器 QDP R NC L R NQDP R NC L R NQDP R NC L R NQDP R NC L R NQDP R NC L R NV CCIN P U TO U T P UTV CCIN P U TC L R NC L KV C COUTb5b4b3b2b1D0D5D3第 8章 FPGA電路設計實例 圖 MSRG結(jié)構(gòu) m序列產(chǎn)生器的仿真波形 OUTC LKC LR NN a m e : V a l u e :1101 . 0 ? s 2 . 0 ? s 3 . 0 ? s 4 . 0 ? s 5 . 0 ? s第 8章 FPGA電路設計實例 m序列雖然有很好的偽隨機性和相關特性 ， 但是數(shù)量太少 ， 而基于 m序列產(chǎn)生的 Gold碼繼承了 m序列的許多優(yōu)點 ， 更重要的是 Gold碼序列的數(shù)量較多 ， 因此廣泛應用于擴頻通信系統(tǒng)中 。 圖 ， “ CLRN”為系統(tǒng)清零端（低電平有效）， “ CLK”為輸入時鐘， “ OUT”為 m序列輸出端口。 第 8章 FPGA電路設計實例 例如想要產(chǎn)生一個碼長為 31的 m序列， 碼序列產(chǎn)生器的寄存器級數(shù)為 5， 從表 “ 4 6 75”三個反饋系數(shù)， 可從中選擇反饋系數(shù) “ 45”來構(gòu)成m序列產(chǎn)生器。 第 8章 FPGA電路設計實例 圖 ， 其中 (Cr, C r1, ..., C0)和 (D0, D1, ..., Dr)為反饋系數(shù)， 也是特征多項式系數(shù)。 在實際的擴頻通信系統(tǒng)中， 偽隨機序列一般用二進制序列表示， 每個碼片（即構(gòu)成偽隨機序列的元素）只有 “ 1”和 “ 0”兩種取值， 分別對應電信號的高電平和低電平。第 8章 FPGA電路設計實例 第 8章 FPGA電路設計實例 m序列產(chǎn)生器 任意序列產(chǎn)生器 數(shù)字相關器 漢明距離的電路計算 交織編碼器 直接數(shù)字頻率合成 誤碼率在線測試 第 8章 FPGA電路設計實例 m序列產(chǎn)生器 在擴展頻譜通信系統(tǒng)中， 偽隨機序列起著十分關鍵的作用。 第 8章 FPGA電路設計實例 m序列又稱為最長線性反饋移位寄存器序列， 該序列具有很好的相關性能， 所以在直接序列擴頻系統(tǒng)中應用十分廣泛。 這些系數(shù)的取值為 “ 1”或 “ 0”， “ 1”表示該反饋支路連通， “ 0”表示該反饋支路斷開。 反饋系數(shù) “ 45”是一個八進制數(shù)， 轉(zhuǎn)換為二進制數(shù)為 “ 100101”， 這就是特征多項式的系數(shù)， 對于 SSRG結(jié)構(gòu)， 特征多項式系數(shù)的取值為 C5=C2=C0=1, C4=C3=C1=0 對于 MSRG結(jié)構(gòu) ， 特征多項式系數(shù)的取值為 D5=D3=D0=1, D4=D2=D1=0 第 8章 FPGA電路設計實例 表 m序列產(chǎn)生器反饋系數(shù)表 寄存器級數(shù)廠 m序列長度 m序列產(chǎn)生器反饋系數(shù) 3 7 13 4 15 23 5 3l 45， 67， 75 6 63 103， 147， 155 7 127 203， 211， 217， 235， 277， 313， 325， 345， 367 8 255 435， 453， 537， 543， 545， 551， 703， 747 9 511 1021， 1055， 1131， t157， 1167， 1175 10 1023 2022， 2033， 2157， 2443， 2745， 3471 ll 2047 4005， 4445， 5023， 5263， 6211， 7363 12 4095 10123， 11417， 12515， 13505， 14127， 15053 ： 13 8191 20223， 23261， 24633， 30741， 32535， 37505 第 8章 FPGA電路設計實例 寄存器級數(shù) r m序列長度 m序列產(chǎn)生器反饋系數(shù) 14 16383 42103， 51761， 55753， 60153， 71147， 67401 15 32767 100003， 110013， 120265， 133663， 142305， 164705 16 65535 210013， 233303， 307572， 311405， 347433， 375213 17 131071 400011， 411335， 444257， 527427， 646775， 714303 18 262143 1000201， 1000241， 1025711， 1703601 19 524287 2022047， 2020471， 2227023， 2331067， 2570103， 3610353 20 1048575 4000011， 4001051， 4004515， 600003l 第 8章 FPGA電路設計實例 根據(jù)特征多項式的系數(shù)可以構(gòu)造出該 m序列， 圖 SSRG結(jié)構(gòu)的 m序列產(chǎn)生器電路。 圖中還給出了 “ A、 B、 C、 D”四個節(jié)點的波形， 從這些點均可得到同一 m序列， 只是序列的初始相位不同。 利用 m序列產(chǎn)生器可以很容易地構(gòu)造出 Gold碼產(chǎn)生器 ， 篇幅所限 ， 這里就不詳細介紹了 ， 感興趣的讀者可參閱有關文獻 。 如果序列很長的話， 整個設計過程是非常繁瑣的， 而且輸出信號有可能出現(xiàn)毛刺。 它有兩種實現(xiàn)形式 ， 一種是利用移位寄存器實現(xiàn) ， 另一種是基于查找表 （ 利用 FPGA內(nèi)的存儲器 ） 實現(xiàn) 。 當 “ STLD”為低電平時， 時鐘脈沖將 32位數(shù)據(jù)并行送入移位寄存器中， 當 “ STLD”保持為高電平狀態(tài)時， 在時鐘信號的激勵下， 32位數(shù)據(jù)在移位寄存器內(nèi)循環(huán)移位， 同時序列從“ DATAOUT”端口輸出。 第 8章 FPGA電路設計實例 地址產(chǎn)生器由 “ 8count”構(gòu)成， 在時鐘的激勵下， “ 8count”的 “ QE～ QA”端口循環(huán)產(chǎn)生信號 “ 00000～11111”， 將該信號作為地址信息在 ROM中尋址， 從而將 32位序列從查找表中依次讀出。 由于 FPGA擁有大量的邏輯單元和存儲單元 ， 因此 FPGA器件非常適合于實現(xiàn)存儲型任意序列產(chǎn)生器 。 數(shù)字相關器一般包括： 輸入序列移位寄存器 、 參考序列移位寄存器 、 相關運算陣列和相關求和網(wǎng)絡 。 第 8章 FPGA電路設計實例 一般情況下， 相關求和網(wǎng)絡輸出的相關值還需要與一個檢測門限做比較， 判斷是否出現(xiàn)相關峰。 最理想的情況是相關峰檢測的虛警概率和漏警概率都較小， 這樣就能得到可靠的判決結(jié)果， 但是虛警概率和漏警概率不會同時減小。 在實際應用中 ， 數(shù)字相關器前端一般都有一個預處理電路 ， 如完成對接收信號的數(shù)字化處理 、 防混疊濾波 、 下采樣等 ， 進入到數(shù)字相關器中的樣點值是用一定字長的二進制數(shù)表示的 。 第 8章 FPGA電路設計實例 我們知道 ， 幀同步字用于指示幀的起始位置或結(jié)束位置 ， 在典型的數(shù)字通信系統(tǒng)中 ， 接收機需要在已解調(diào)的數(shù)據(jù)流中搜尋幀同步字 ， 以確定幀的位置和幀定時信息 。 第 8章 FPGA電路設計實例 根據(jù) CCITT ， A律 30/32路（一次群）TDMPCM傳輸標準的一個復幀包含 16幀， 一幀長為125 μs， 每一幀含 256位， 分成 32個時隙（時隙 0～時隙 31）， 每個時隙包含 8位數(shù)據(jù)。 第 8章 FPGA電路設計實例 表 一次群幀同步碼檢測電路引腳 引 腳 功 能 DATAIN 數(shù)據(jù)輸入 CLK 數(shù)據(jù)時鐘輸入 CLRN 系統(tǒng)復位端口 DETECTION 相關峰信號輸出 SIGl 顯示相關峰極性 SIG0 第 8章 FPGA電路設計實例