【正文】 e on frequency spreading and the multiply address access project. Its reverse channel is posed of access channel and traffic channel. The access channel is used for brief information exchanging 、 providing the source about the calling、 the call responding 、 the instruction and the enrollment. The channel code of CDMA munication system is realized in the design. First, the process of connect channel will be familiar。 Channel coding。 此外， CDMA還有許多優(yōu)點(diǎn) ， 如 ： 第三代 CDMA系統(tǒng)具有提供寬帶數(shù)據(jù)通信能力，目前所采用的 CDMA 雙模式新型手機(jī)可在數(shù)據(jù)網(wǎng)覆蓋的地區(qū)或在模擬網(wǎng)覆蓋的地區(qū)自動(dòng)轉(zhuǎn)換工作方式，給手機(jī)的使用者帶來 方便。人們不斷研究CDMA的目的就是提高蜂窩電話和其他移動(dòng)裝置無線訪問 Inter 的速率，未來CDMA的最主要的任務(wù)莫過于它具有更快的無線通信速度 。同時(shí)，未來 CDMA 移動(dòng)通信的智能性更高，不僅表現(xiàn)在未來 CDMA 通信的終端設(shè)計(jì)和操作上具有智能化，更重要的是未來CDMA手機(jī)可以實(shí)現(xiàn)許多難以 想象 的功能，例如，手機(jī)將能根據(jù)環(huán) 境、時(shí)間以及其他因素來適時(shí)提醒手機(jī)的主人。 CDMA 業(yè)務(wù)能力不斷提高 ， CDMA 網(wǎng)絡(luò)具有豐富的業(yè)務(wù)功能，可同時(shí)提供多種業(yè)務(wù)服務(wù)，包括高速互聯(lián)網(wǎng)訪問、移動(dòng)電子商務(wù)、定位業(yè)務(wù)、交互式游戲、遠(yuǎn)程教育、遠(yuǎn)程辦公、醫(yī)療會(huì)診、高速文件傳送、多聲道和多話音 (可視 )會(huì)議電話、視頻點(diǎn)播等移動(dòng)多媒體業(yè)務(wù)與寬帶數(shù)據(jù)業(yè)務(wù)。 MMS 內(nèi)容包括照片、錄像剪輯圖片、音頻或語音剪輯、城市地圖、信函、明信片、賀卡、演示文稿、圖表、布局圖、平面圖、卡通及動(dòng)畫等等。同時(shí)，由于在第三代移動(dòng)通信系統(tǒng)中，業(yè)務(wù)傳輸速率有較大提高，小區(qū)管理更加復(fù)雜，因此移動(dòng)定位業(yè)務(wù)將會(huì)在第三代移動(dòng)通信服務(wù)中占有重要位置。在帶寬得以保 證的CDMA 中，可視電話將逐步流行起來。移動(dòng)電子商務(wù)可能是最主要最有潛力的應(yīng)用。這些數(shù)據(jù)業(yè)務(wù)的應(yīng)用種類繁多，業(yè)務(wù)提供商可以利用 CDMA 網(wǎng)絡(luò)平臺(tái)開發(fā)各種各樣的應(yīng)用，以求最大程度地滿足移動(dòng)用戶的需求。 4 而 FPGA（ Field Programmable Gate Array） 是專用集成電路（ ASIC）中集成度最高的一種，用戶可對(duì) FPGA內(nèi)部的邏輯模塊和 I/O模塊重新 配置，以實(shí)現(xiàn)用戶的邏輯。 此外，兼容 VHDL語言的軟件也越來越多，也越來越實(shí)用。本課題正是基于以上現(xiàn)狀提出的，有著重要的意義。它通常采取的擴(kuò)頻方案有 2 種，一是直接序列 (Direct Sequence)擴(kuò)頻技術(shù)，另一種是跳頻 (Frequency Hopping)擴(kuò)頻技術(shù)。信道編碼的任務(wù)就是尋找這種編碼。最后根據(jù)語音速率的不同進(jìn)行符號(hào)重復(fù)，使每幀輸出的數(shù)目一樣即 576 個(gè)符號(hào)，達(dá)到 kbps，以便后面進(jìn)行交織。 差 錯(cuò)控 制 編碼的 基本思想是： 發(fā) 送端在 傳輸 的信息 碼 元序列中附加一些冗余的 監(jiān)督碼 元（校 驗(yàn)碼 ）， 這些監(jiān)督碼和 信息 碼之間 按 編碼規(guī)則 形成一定 的關(guān) 系，接收端 則 通 過檢 查 這 種 關(guān) 系 來發(fā)現(xiàn)或糾 正可能 產(chǎn) 生 的誤碼 。 CRC 加 8 位編碼器尾部 卷積 編碼 符號(hào) 重復(fù) 交織 ； ； ；（ kbit/s） ； ； ；（ kbit/s） ； ； ；（ kbit/s） ； ； ；（ kbit/s） 7 CRC 校 驗(yàn) 的基本思想是 ： 利 用 線形編碼理論 ，在 發(fā) 送方根據(jù)要 傳 送的 k 位二進(jìn) 制序列，以一定的 規(guī)則產(chǎn) 生 r 位校 驗(yàn) 用的 監(jiān)督碼 （即 CRC 碼 ），并附在信息后邊 ，構(gòu)成一 個(gè) 新的二 進(jìn) 制代 碼 序列共 n=k+r 位，最 后發(fā) 送出去（其格式如 圖 所示） ； 在接收方， 則 根據(jù)信息 碼和 CRC 碼之間 所遵循的 規(guī)則進(jìn) 行校 驗(yàn) ，以確定 傳 送中是否出 錯(cuò) 。 （ 2）用生成多 項(xiàng) 式 ()gx去除 ? ?rxt x ，求得 余數(shù)為 r1 階 的二 進(jìn) 制多 項(xiàng) 式()yx 。 則 有 ( ) ( ) ( ) ( ) ( )rx t x y x g x q x T x? ? ? (22) ()Tx即是所要 發(fā) 送的 資 料及其 CRC 碼 。 卷積 編 碼 卷積碼是分組的，但它的監(jiān)督元不僅與本組的信息元有關(guān)，還與前若干組的信息有關(guān)。卷積碼的生成矩陣與分組碼不同，他是一個(gè)半無限矩陣（如式（ 1））。 卷積編碼將輸入的 k 個(gè)信息比特編成 n個(gè)比特輸出，特別適合以串行形式進(jìn)行傳輸，時(shí)延小。然而，信道編碼僅能檢測(cè)和校正單個(gè)差錯(cuò)和不太長(zhǎng)的差錯(cuò)串。這樣， n0 個(gè)連續(xù)編碼比特在讀出串行序列中被（ i1）個(gè)比特相同成為離散編碼比特分布。 FPGA的基本特點(diǎn)主要有： 1）采用 FPGA設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 5) FPGA采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 加電時(shí)， FPGA芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 VHDL 語言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年 [18]。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。邏輯綜合軟件會(huì)生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件 ； ：將 .edf 文件調(diào)入 PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 FPGA 內(nèi) ； ：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 圖 4 1 實(shí)現(xiàn)原理模型圖 用 VHDL來實(shí)現(xiàn) CRC編碼 由于 CRC 的 編碼過 程基本一致，只有位 數(shù) 和生成多 項(xiàng) 式不一 樣 ，因此 為 了敘 述 簡(jiǎn)單 ，用一 個(gè) CRC4 編碼的 例子 來說 明 CRC 的 編碼過 程。 表 給 出了除法 過 程 ： 表 CRC4 計(jì)算過程 除法次 數(shù) 被除 數(shù) /g(x)/結(jié) 果 余數(shù) 0 1001000111000000 100111000000 10011 100111000000 1 100111000000 1000000 10011 1000000 2 1000000 1100 10011 1100 通 過 三次除法 運(yùn) 算 ,我們 得到了最 終余數(shù) 1100,它就是循 環(huán) 冗余校 驗(yàn)碼 ,那么通過 CRC4 編碼 器后的 輸 出 數(shù) 據(jù)就 變 成了 1001000111001100。 15 圖 4 2 CRCN 編碼流程 圖 CRC4編碼 仿真波形 (如圖 43)從輸 入端 datain 輸 入序列 為 100100011100； 輸 出端 dataout 輸 出1001000111001100，其中后四位 1100 即 為 CRC 校 驗(yàn)碼 。約束長(zhǎng)度應(yīng)盡可能大，以便獲得良好的性能。約束長(zhǎng)度為 編碼速率為 1/2 的卷積碼的生成函數(shù)為 g0=753(八進(jìn)制 )和g1=561(八進(jìn)制 )，該卷積碼編碼器的結(jié)構(gòu)圖如 圖 44 所示： D1D2D3D4D5D6D7D8信 息 比特 輸 入g0g1c1c0序 列輸 出 圖 4 4 R＝ 1/2 的卷積編碼器 經(jīng)過編碼的符號(hào)從 c0與 c1輸出，先輸出 c0后輸出 c1。datain； //寄存器數(shù) 據(jù)移位 j： =’0’； 約束長(zhǎng)度為 編碼速率為 1/4 的卷積碼的生成函數(shù)為 g0=765(八進(jìn)制 )和g1=671 (八進(jìn)制 )， g2=513(八進(jìn)制 )， g3=473(八進(jìn)制 )，該卷積碼編碼器的結(jié)構(gòu)圖如下所示： c信 息 比特 輸 入D1D2D3D4D5D6D7D8g0g1c10序 列輸 出g2g3c2c3 圖 4 5 R＝ 1/4 的卷積編碼器 經(jīng)過編碼后的符號(hào)輸出順序?yàn)椋?c0 、 c c c3。同時(shí)也使得同一速率組中的信道傳輸在交織前達(dá)到速率匹配。刪除方式中“ 1”表示對(duì)應(yīng)位保留，“ 0”表示對(duì)應(yīng)位 刪除。 對(duì) DS 方式下的 FBCCH、 FCACH、 FCCCH 和前向業(yè)務(wù)信道（ RC3～ RC9）： 當(dāng) i 為偶數(shù)時(shí) 2 ( m od ) ( / )22mimiiA J B R O J???? ?? (48) 20 當(dāng) i 為奇數(shù)時(shí) ( 1 ) ( 1 )2 m o d22mimi iA N J B R O N J??? ? ? ? ? ??? ??? ? ? ?? ? ? ????? ?????? ???? ?? (49) 以上公式中的參數(shù) m 和 J 由下表 ，這些參數(shù)是規(guī)定好的，我們應(yīng)用時(shí)只需查閱即可。所以在后期工作中實(shí)現(xiàn) CDMA接收部分是重中之重。 3） 本課題只是給出了波形仿真結(jié)果，但是在 EDA設(shè)計(jì)的過程中，這僅僅只是理論方面的有關(guān)研究，隨之還有將理論研究的結(jié)果運(yùn)用于實(shí)際，即將程序下載到 FPGA中，在實(shí)際 的電路中進(jìn)行測(cè)定，看它是否實(shí)現(xiàn)了所要求的邏輯。但即使如此，在我的畢業(yè)設(shè)計(jì)的整個(gè)過程中，以上的結(jié)果已經(jīng)令我受益匪淺了。 23 致 謝 大學(xué)生活即將結(jié)束， 在此，我要感謝所有曾經(jīng)教導(dǎo)過我的老師和關(guān)心過我的同學(xué)，感謝 金素梅 老師在畢業(yè)設(shè)計(jì)中抽出時(shí)間給我講解設(shè)計(jì)思想，幫我理清思路。 感謝所有在我成長(zhǎng)過程中給予我?guī)椭娜藗儯辛舜蠹业膸椭攀沟梦业恼撐牡靡皂樌赝瓿伞? reg1（ 3： 1） = reg1（ 2： 0） 。 串行算法的 VHDL 程序代碼如下： Library ieee。 Entity can_vhdl_crc is port （ clk : in std_logic。 crc : out std_logic_vector（ 3 downto 0）） 。 Signal crc_tmp : std_logic_vector（ 3 downto 0） 。 crc_tmp = crc_xhdl1（ 2 downto 0） amp。 else crc_xhdl1 = crc_tmp 。 end if。 Use 。 26 library lpm。 entity gsm_vhdl is generic(intl_length:positive:=456)。buffer std_logic_vector(8downto 0)。buffer std_logic。 architecture address_control_fan of gsm_vhdl is signal ram_read_delay1:std_logic。 data_input_select:process(ran_select,data_in) begin