【文章內(nèi)容簡介】 統(tǒng) 中得到了 廣泛 的 應(yīng)用。 CRC 校 驗原 理 CRC 校 驗 采用多 項 式 編碼 方法，被 處 理的 數(shù) 據(jù) 塊 可以看作是一 個 n階 二 進(jìn) 制多 項 式，由 121 2 1 0nnnna x a x a x a????? ? ? ?來 表示，例如一 個 8 位二 進(jìn) 制 數(shù) 10100101可以表 示為： 7 6 5 4 3 2 1 01 0 1 0 0 1 0 1x x x x x x x x? ? ? ? ? ? ?。多 項 式乘除法 運(yùn) 算 過 程與普通代 數(shù) 多 項 式的乘除法相同；多 項 式的加 減 法 運(yùn) 算以 2 為 模 ， 加 減時 不 進(jìn) 、錯 位 ， 和 邏輯 異或 運(yùn) 算一致，即以 2 為 模的加法和 減 法是等價的。 CRC 加 8 位編碼器尾部 卷積 編碼 符號 重復(fù) 交織 ； ； ；（ kbit/s） ； ； ；（ kbit/s） ； ； ；（ kbit/s） ； ； ；（ kbit/s） 7 CRC 校 驗 的基本思想是 ： 利 用 線形編碼理論 ，在 發(fā) 送方根據(jù)要 傳 送的 k 位二進(jìn) 制序列，以一定的 規(guī)則產(chǎn) 生 r 位校 驗 用的 監(jiān)督碼 （即 CRC 碼 ），并附在信息后邊 ，構(gòu)成一 個 新的二 進(jìn) 制代 碼 序列共 n=k+r 位，最 后發(fā) 送出去（其格式如 圖 所示） ； 在接收方， 則 根據(jù)信息 碼和 CRC 碼之間 所遵循的 規(guī)則進(jìn) 行校 驗 ，以確定 傳 送中是否出 錯 。 圖 2 2 添加了 CRC 的數(shù)據(jù)結(jié)構(gòu)圖 CRC 編碼 算法 采用 CRC 校 驗時，發(fā) 送方和接收方使用同一 個 生成多 項 式 g(x)(生成多 項 式是 標(biāo) 準(zhǔn)化的 ,我們 可以根據(jù)具體需要自行 選擇 )， 將 最后的 余數(shù) 作 為 CRC 校 驗碼 。其實(shí)現(xiàn) 步 驟 如下： （ 1） 設(shè)待發(fā) 送的 數(shù) 據(jù) 塊 是 m位的二 進(jìn) 制多 項 式 t(x)，生成多 項 式 為 r 階 的 g(x)。在 數(shù) 據(jù) 塊 的末尾添加 r 個 0， 數(shù) 據(jù) 塊 的 長 度增加到 m+r 位， 對應(yīng) 的二 進(jìn) 制多 項 式 為? ?rxt x 。 （ 2）用生成多 項 式 ()gx去除 ? ?rxt x ，求得 余數(shù)為 r1 階 的二 進(jìn) 制多 項 式()yx 。此二 進(jìn) 制多 項 式 y(x)就是 t(x)經(jīng)過 生成多 項 式 g(x)的 CRC 校 驗碼 多 項 式 。 （ 3）用 ? ?rx t x 以模 2 的方式 減去 y(x)， 則對應(yīng) 的二 進(jìn) 制序列就是包含了 CRC校 驗碼的 待 發(fā) 送字符串。 用表 達(dá)式來 表示以上三 個 步 驟為 ： ( ) ( )()( ) ( )rx t x y xqxg x g x?? (21) 其中 ()qx 是商多 項 式， y(x)是 余數(shù) 多 項 式。 則 有 ( ) ( ) ( ) ( ) ( )rx t x y x g x q x T x? ? ? (22) ()Tx即是所要 發(fā) 送的 資 料及其 CRC 碼 。 （ 4）接收方校 驗時 ，以 計 算的校正 結(jié) 果是否 為 0 為 根據(jù)，判 斷資 料是否出錯 。 從 CRC 的 編碼規(guī)則可 以看出， CRC 編碼實(shí)際 上 是將 待 發(fā) 送的 m位二 進(jìn) 制多k 位（信息位） r 位（校驗位） 8 項 式 t(x)轉(zhuǎn)換 成了可以被 g(x)除 盡 的 m+r 位二 進(jìn) 制多 項 式 T(x)，所以解碼 時 可以用接收到的 數(shù) 據(jù)去除 g(x)，如果 余數(shù)為 零 則傳輸 正確 ,否 則 在 傳輸過 程中肯定存在錯誤 。同 時 T(x)可以 看作是由 t(x)和 CRC 校 驗碼的組 合，所以 譯碼時將 接收到的二 進(jìn) 制 數(shù) 據(jù)去掉尾部的 r 位，得到的就是原始 數(shù) 據(jù)。 卷積 編 碼 卷積碼是分組的，但它的監(jiān)督元不僅與本組的信息元有關(guān)，還與前若干組的信息有關(guān)。這種碼的糾錯能力強(qiáng)，不僅可糾正隨機(jī)差錯，而且可糾正突發(fā)差錯。卷積碼根據(jù)需要，有不同的結(jié)構(gòu)及相應(yīng)的糾錯能力，但都有類似的編碼規(guī)律。 卷積碼的描述方式有多種：生成矩陣、生成多項式、 D變換，以及主要用于譯碼的樹圖、 trellis 圖和狀態(tài)轉(zhuǎn)移圖等。卷積碼的生成矩陣與分組碼不同，他是一個半無限矩陣（如式（ 1））。這也就導(dǎo)致了卷積 碼在編碼上的輸出是有頭無尾的，即每個信息段的輸出都是無窮的。實(shí)際中，通過在信息段的后面增加 k個 0 來分割，因為在連續(xù)輸入 k 個 0 后輸出也為 0。 G = (23) 其中： gi為 b 中第 i個輸入 ui的系數(shù)矩陣。 卷積編碼將輸入的 k 個信息比特編成 n個比特輸出，特別適合以串行形式進(jìn)行傳輸，時延小。卷積編碼器的一般形式如圖 23 所示，它包括：一個由 N 段組成的輸入移位寄 存器，每段有 k 級，共 Nk 個寄存器；一組 n個模 2 和相加器；一個由 n級組成的輸出移位寄存器，對應(yīng)于每段 k個比特的輸入序列，輸出 n個比特。卷積碼記為（ n， k， N） ,其中 N 為約束長度， R＝ k/n 為編碼效率。 ???????12101210??kkgggggggg? ? 9 一次輸入 Nk 級移位寄存器 k 個比特 信息 卷積碼輸出序列 圖 2 3 卷積編碼器的一般形式 交織技術(shù) 在陸地移動通信 這種變參信道上，持續(xù)較長的深衰落谷點(diǎn)會影響到相繼一串的比特，使比特差錯常常成串發(fā)生。然而，信道編碼僅能檢測和校正單個差錯和不太長的差錯串。為了解決成串的比特差錯問題，采用了交織技術(shù)：把一條消息中的相繼比特分散開的方法，即一條信息中的相繼比特以飛相繼方式發(fā)送，這樣即使在傳輸過程中發(fā)生了成串差錯，恢復(fù)成一條相繼比特串的消息時，差錯也就變成單個（或者長度很短）的錯誤比特，這是再用信道再用糾正隨機(jī)差錯的編碼技術(shù)（ FEC）消除隨機(jī)差錯。 例如：在移動通信中，信道的干擾、衰落等產(chǎn)生較長的突發(fā)誤碼，采用交織就可以使 誤碼離散化，接收端用糾正隨機(jī)差錯的編碼技術(shù)消除隨機(jī)差錯，能夠改善整個數(shù)據(jù)序列的傳輸質(zhì)量。 原理：經(jīng)過（ n0， k0， m）卷積碼編碼器輸出的由 n0 比特組成的碼字，被存儲到一個（ n0i）即 n0 行 i列的塊交織矩陣中，其后按矩陣列的方法讀取并輸出序列。這樣， n0 個連續(xù)編碼比特在讀出串行序列中被（ i1）個比特相同成為離散編碼比特分布。 1 2 ? k 1 2 ? k 1 2 ? k 1 2 ? n 10 3 FPGA原理 FPGA 是英文 Field－ Programmable Gate Array的縮寫，即 現(xiàn)場可編程門陣列 ，它是在 PAL、 GAL、 CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編 程器件門電路數(shù)有限的缺點(diǎn)。 FPGA工作原理 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA的基本特點(diǎn)主要有： 1）采用 FPGA設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4） FPGA是 ASIC 電路中設(shè)計周期最短 、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 5) FPGA采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL電平兼容。 可以說， FPGA芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時， FPGA芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能 夠反復(fù)使用 。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。 11 FPGA的應(yīng)用 FPGA 的應(yīng)用可分為三個層面：電路設(shè)計，產(chǎn)品設(shè)計，系統(tǒng)設(shè)計 FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA應(yīng)用的基石．事實(shí)上在電路設(shè)計中應(yīng)用 FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計者應(yīng)用在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計將成為一個熱門行業(yè)！ 把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA技術(shù)和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工 具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對價格敏感產(chǎn)品設(shè)計以實(shí)現(xiàn)產(chǎn)品功能為主要目的， FPGA 技術(shù)是一個實(shí)現(xiàn)手段在這個領(lǐng)域， FPGA 因為具備接口，控制，功能 IP，內(nèi)嵌 CPU 等特點(diǎn)有條件實(shí)現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計將是 FPGA技術(shù)應(yīng)用最廣大的市場 。 系統(tǒng)級的應(yīng)用是 FPGA與傳統(tǒng)的計算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA版的計算機(jī)系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINIX等系統(tǒng)這個系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如 圖像 接口）了這對于快速構(gòu)成 FPGA大型系統(tǒng)來講是很有幫助的。 VHDL 語言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年 [18]。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是 十分類似于一般的 12 計算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點(diǎn) 。 FPGA 的 開發(fā) 流 程 ：用任何文本編輯器都可以進(jìn)行，通常 VHDL文件保存為 .vhd 文件， Verilog 文件保存為 .v 文件 ； 能仿真 ：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真） ； ：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號的連接關(guān)系。邏輯綜合軟件會生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件 ； ：將 .edf 文件調(diào)入 PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計好的邏輯安放到 FPGA 內(nèi) ； ：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真） ； ：確 認(rèn)仿真無誤后，將文件下載到芯片中 。