微電子一些面試問題-wenkub
2023-04-09 01:56:41 本頁面
【正文】 MENTOR RENIOR圖形輸入: poser(cadence)。制造工藝直接關(guān)系到cpu的電氣性能。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability（亞穩(wěn)態(tài)）的情況。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。當(dāng)一個(gè)信號(hào)被寄存器鎖存時(shí)，如果信號(hào)和時(shí)鐘之間不滿足這個(gè)要求，Q端的值是不確定的，并且在未知的時(shí)刻會(huì)固定到高電平或低電平。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。亞穩(wěn)態(tài) Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)亞穩(wěn)態(tài)(metastability)的情況。這個(gè)過程稱為亞穩(wěn)態(tài)（Metastability）。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。、。 viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具： Verolog： CADENCE VeroligXL SYNOPSYS VCS MENTOR Modlesim VHDL : CADENCE NCvhdl SYNOPSYS VSS MENTOR Modlesim模擬電路仿真工具： ***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools) 邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可
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