【正文】 ) 由此式可以推導(dǎo)出 θ =（ Tθ ∕ T） *360186。[13] 關(guān)于自頂向下的系統(tǒng)設(shè)計(jì)方法 使用 VHDL 設(shè)計(jì)系統(tǒng)方法是自頂向下的系統(tǒng)設(shè)計(jì)方法，在設(shè)計(jì)過程中，首先是從整體上對(duì)系統(tǒng)設(shè)計(jì)作詳細(xì)的規(guī)劃，然后完成電路系統(tǒng)功能行為方面的設(shè)計(jì) ,其設(shè)計(jì)流程如圖。反過來，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化后的電 路獲得設(shè)計(jì)信息，返回去更新修改 VHDL 設(shè)計(jì)描述，使之更為完善。 VHDL 中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫的概念為設(shè)計(jì)的分解和并行工作提供了有利的支持。就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問題，只是在綜合與優(yōu)化效率上略有差異。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)可以直接調(diào)用這個(gè)實(shí)體。有專家認(rèn)為，在新世紀(jì)中， VHDL 語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本（ IEEE1076)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。在本設(shè)計(jì)中，采用配置芯片 EPC1441 來完成。其中EPF10K20 是 FLEX10K 系列器件之一。因此，研究和設(shè)計(jì)低頻數(shù)字相位測(cè)量儀將會(huì)為國民經(jīng)濟(jì)的發(fā)展起到推動(dòng)和促進(jìn)作用。而對(duì)于數(shù)字電子系統(tǒng)，輸入與輸出電路主要解決與現(xiàn)場(chǎng)信號(hào)和控制對(duì)象的接口問題，輸入電路往往由一些轉(zhuǎn)換器或鎖存器組成，而輸出電路也由一些對(duì)應(yīng)的轉(zhuǎn)換器和驅(qū)動(dòng)器組成。一般來說，電子系統(tǒng)分為模擬型、數(shù)字型及兩者兼而有之的混合型三種，無論哪一種電子系統(tǒng)，他們都是能夠完成某種任務(wù)的電子設(shè)備。除了能夠滿足系統(tǒng)功能和性能指標(biāo)要求外，還具有很多優(yōu)點(diǎn)：如電路簡單、電磁兼容性好、可靠性高、系統(tǒng)集成度高、調(diào)試簡單方便、操作簡便、性能價(jià)格比高。隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，單片機(jī)升級(jí)換代的速度在不斷加快，涉及新型單片機(jī)原理、接口技術(shù)、外圍電路設(shè)計(jì)及應(yīng)用技術(shù)的知識(shí)也在不斷更新。一直到現(xiàn)在，單 片機(jī)技術(shù)正日臻完善，國內(nèi)外的單片機(jī)熱更是經(jīng)久不衰，對(duì)于電子信息產(chǎn)業(yè)的發(fā)展更具有“倍增器”的作用。在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù)加載到 FPGA 中， FPGA 就可以正常工作。當(dāng)用戶通過原理圖或 VHDL 語言描述了一個(gè)邏輯電路以后， FPGA 開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM。 另一種 FPGA 器件主要包括： （ 1）邏輯陣列，由多個(gè)邏輯陣列塊（ Logic Array Blocks）排列而成，用于實(shí)現(xiàn)大部分邏輯功能； （ 2）在芯片四周分布著可編程的輸入輸出單元（ Input/Output Elements），提供封裝引腳與內(nèi)部邏輯之間的連接接口； （ 3）豐富的多層互連結(jié)構(gòu)的可編程連線； （ 4）片上的隨機(jī)存取塊狀 RAM； （ 5）鎖相環(huán)（ PLL），用于時(shí)鐘的鎖定與同步、能夠?qū)崿F(xiàn)時(shí)鐘的倍頻和分頻； （ 6）高速的硬件乘法器，有助于實(shí)現(xiàn)高性能的 DSP 功能。不同廠家或不同型號(hào)的 FPGA，在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在較大的差異。盡管這些 FPGA 的具體結(jié)構(gòu)和性能指標(biāo)各有特色， 但它們都有 一個(gè)共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實(shí)現(xiàn)不同的設(shè)計(jì)。 FPGA 器件的成本越來越低， Actel 公司發(fā)布第三代的基于 Flash 的可編程邏輯方案。 在這個(gè)各類電子設(shè)計(jì)器件百花齊放的時(shí)代，廣大消費(fèi)者需要對(duì) 這些 電子設(shè)計(jì)器件有個(gè)更深入地了解，從而為自己的科研學(xué)習(xí)或工業(yè)生產(chǎn)挑選到既能滿足各項(xiàng)性能指標(biāo)要求，又經(jīng)濟(jì)實(shí)惠的合適的電子設(shè)計(jì)器件?？紤]到 FPGA 具有集成度高， I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，所以采用 FPGA 和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測(cè)控主體。 自 1985 年 Xilinx 公司推出第一片現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)至今， FPGA 已經(jīng)成為當(dāng)今電子設(shè)計(jì)應(yīng)用市場(chǎng)上首選的可編程邏輯器件之一。因此，進(jìn)行 FPGA 器件的應(yīng)用研究并進(jìn)行各類電子 設(shè)計(jì)產(chǎn)品的性能優(yōu)勢(shì)對(duì)比分析是一項(xiàng)很有價(jià)值和實(shí)際意義的工作。這些新的FPGA 芯片最低價(jià)將達(dá)到 美元，代表了全球最低成本的 FPGA，并且相對(duì)于基于 SRAM的 FPGA 來說具有保密的優(yōu)勢(shì)。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互連資源。 除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的三種資源以外，隨著工藝的進(jìn)步和應(yīng)用系統(tǒng)需求的發(fā)展，一般在 FPGA 中還可能包含以下可選資源：存儲(chǔ)器資源（塊 RAM、分布式 RAM）； 數(shù)字時(shí)鐘管理單元（分頻 /倍頻、數(shù)字延遲、時(shí)鐘鎖定）；算數(shù)運(yùn)算單元（高速硬件乘法器、乘加器）；多電平標(biāo)準(zhǔn)兼容的 I/O 接口；高速串行 I/O 接口；特殊功能模塊（以太網(wǎng) MAC 等硬 IP 核）；微處理器（ PowerPC405 等硬處理器 IP 核）。 目前絕大部分 FPGA 都采用查找表技術(shù)，最基本邏輯單元都是由 LUT 和觸發(fā)器組成的。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出該地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。少數(shù) FPGA 產(chǎn)品采用反熔絲或 Flash 工藝，掉電后配置信息不會(huì)丟失，因此這種 FPGA 芯片不需要外加的專用配置芯片。因此新型單片機(jī)已成為 21 世紀(jì)極具發(fā)展?jié)摿陀绊懥Φ囊豁?xiàng)電子科技產(chǎn)品。該設(shè)計(jì)中系統(tǒng)實(shí)現(xiàn)的增益程控放大功能和增益程控衰減功能主要 是通過單片機(jī)、單片機(jī)外圍電路、接口技術(shù)以及一些單片機(jī)原理來完成的，單片機(jī)成了整個(gè)電路中的“中心樞紐”，在功能鍵的控制下，單片機(jī)來完成對(duì)各個(gè)模塊的控制。從系統(tǒng)的角度看，電子系統(tǒng)是能按 特定的控制信號(hào)，執(zhí)行所設(shè)想的功能，由一組元器件（通常電子器件）連成的一個(gè)整體。通常把規(guī)模較小、功能單一的電子系統(tǒng)稱為單元電路，實(shí)際應(yīng)用中的電子系統(tǒng)由若干單元電路 組 成。 在工業(yè)和民用場(chǎng)合，為了對(duì)各種低頻信號(hào)進(jìn)行測(cè)量分析，常常引入相位測(cè)量儀。 2 概述 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 5 FLEX10KK 簡介 FLEX10K 是工業(yè)界第一個(gè)嵌入式的可編程邏輯器件，采用可重構(gòu)的 CMOS SRAM 工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)也結(jié)合了眾多可編程器件的優(yōu)點(diǎn)來完成普通門陣列的宏功能。 FLEX10K 系列器件主要由嵌入式陣列塊、邏輯陣列塊、快速通道（ FAST TRACK） 互連和 I/O 單元四部分組成。 EPC1441 配置芯片屬于 EPROM結(jié)構(gòu)，而不具有可擦寫性。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接收，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語言。 VHDL 的特點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 ? VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 VHDL 既是一種硬件電路描述和設(shè)計(jì)語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語言，其豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能用于查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 ? 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)低把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 ? VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 圖 21 VHDL 設(shè)計(jì)流程圖 VHDL仿真器 VHDL 文本編輯 時(shí)序與 功能仿真器 FPGA/CPLD 適配器 FPGA/CPLD 器件和電路系統(tǒng) FPGA/CPLD編程下載器 VHDL 文本編輯 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 8 3 系統(tǒng)設(shè)計(jì)方案與論證 從功能角度來看，數(shù)字相位測(cè)量儀（以后簡稱測(cè)量儀）需要完成正弦信號(hào)的頻率測(cè)量，以及兩個(gè)同頻正弦信號(hào)相位差的測(cè)量。 （ 2） 式（ 2）說明，相位差θ與 Tθ 有著一一對(duì)應(yīng)的關(guān)系，可以通過 測(cè)量時(shí)間差 Tθ 及信號(hào)周期 T，計(jì)算得到相位差θ。 1us，由此而產(chǎn)生的相位差絕對(duì)誤差為，若外接晶振為 24MHz 時(shí)，相位差絕對(duì)誤差為△θ =，以單片機(jī)為核心的設(shè)計(jì)方案當(dāng)被測(cè)頻率較高時(shí)很難滿足設(shè)計(jì)要求。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 9 圖 31 以 MCU 和 FPGA相結(jié)合的實(shí)現(xiàn)方案框圖 因?yàn)樵O(shè)計(jì)任務(wù)要求，相位差測(cè)量絕對(duì)誤差 △θ≤ 2186。 當(dāng)選定 f0=10MHz 后，就可以確定 FPGA 采用的二進(jìn)制數(shù)據(jù)位數(shù)。這樣， MCU 與 FPGA 之間需要有 握手信號(hào)，設(shè)置兩個(gè)握手信號(hào) RSEL、 ， RSEL 和 EN 是 MCU 發(fā)給 FPGA 的控制信號(hào)，以便通過 19 根 I/O 線分時(shí)傳送兩個(gè) 19bit 數(shù)據(jù)。 圖 41 采用單門限觸發(fā)器的整形電路 為了避免過零點(diǎn)多次觸發(fā)的現(xiàn)象，我們使用施密特觸發(fā)器組成的整形電路。 761U 2 AL M 3 3 9R7VCCA I N SB I N SB I N123J1CON3G N D＋－1 0 k?54＋－12 G N D3VCC2U 2 AR6VCC1 0 k?A I NL M 3 3 9BVCCG N D 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 11 圖 42 整形電路 FPGA 數(shù)據(jù)采集電路的設(shè)計(jì) [9] FPGA 數(shù)據(jù)采集電路的功能就是實(shí)現(xiàn)將待測(cè)正弦信號(hào)的周期、相位差 轉(zhuǎn)變?yōu)?19 位的數(shù)字量。 FPGA 數(shù)據(jù)采集電路的輸出信號(hào)有：DATA[18..0]——FPGA 到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào) EN 和 RSEL 控制。因此，在所測(cè) 信號(hào)一個(gè)周期中，只有計(jì)數(shù)數(shù)值超過 180 次時(shí)才能達(dá)到要求。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 13 圖 44 FPGA數(shù)據(jù)采集模塊 數(shù)據(jù)采集電路圖如下圖 45 所示： 圖 45 數(shù)據(jù)采集電路 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì) [10] 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能就是負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦信號(hào)的頻率及兩路同頻正弦信號(hào)之間的相位差，同時(shí)通過功能鍵切換，顯示出待測(cè)信號(hào)的頻率和相位差。 、 分別接 EN、 RSEL。數(shù)碼顯示器是用來 顯示數(shù)字、文字或符號(hào)的器件，數(shù)碼管的顯示方式一般有三種：第一種是字形重疊式，它是將不同的電極重疊起來，要顯示某字符，只需使相應(yīng)的電極發(fā)亮即可，如輝光放電管、邊光顯示管等。相反，小型指示型白熾燈的半衰期 (此處的 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 15 半衰期指的是有一半數(shù)量的燈失效的時(shí)間 )典型值是 10 萬到數(shù)千小時(shí)不等，具體時(shí)間取決于燈的額定工作電流。靜態(tài)顯示的數(shù)據(jù)穩(wěn)定，占用的 CPU 時(shí)間少。 另一種方法是動(dòng)態(tài)掃描顯示。在輪流點(diǎn)亮過程中， 每位顯示器的點(diǎn)亮?xí)r間極為短暫，但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝效應(yīng)，給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù)。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 16 圖 47 顯示電路 當(dāng) 端接 +Vcc 時(shí)其二極管正常工作，其輸入端輸入 低 電平二極管被點(diǎn)亮，其輸入端輸入 高 電平二極管不被點(diǎn)亮 。對(duì)于共陽極數(shù)碼管，則正好相反，內(nèi)部發(fā)光二極管的陽極接在一起，陰極成為段選線。 74LS164 是一種 8 位高速串入 /并出的移位寄存器，隨著時(shí)鐘信號(hào)的高低變化，串行數(shù)據(jù)通過一個(gè) 2 輸入與門同步的送入，使用獨(dú)立于時(shí)鐘的主控復(fù)位端讓寄存器的輸出端變?yōu)榈碗娖剑⑶也捎眯ぬ鼗Q位電路以達(dá)到高速運(yùn)行的目 的。 表 41 數(shù)碼管的編碼 顯示數(shù)碼 斷 碼 顯示數(shù)碼 斷 碼 0 88H 8 08H 1 0EBH 9 09H 2 4CH A 0AH 3 49H B 38H 4 2BH C 9CH 5 19H D 68H 6 18H E 1CH