【正文】 CK IS SIGNAL CLKA,CLKB:STD_LOGIC。 ARCHITECTURE ART OF KZXY IS SIGNAL CLB:STD_LOGIC。仿真觀測輸出用 CLRAC:OUT STD_LOGIC。 CLKBB:IN STD_LOGIC。 控制信號產生模塊 如圖 59 圖 59 控制信號產生模塊 LIBRARY IEEE。 DAC=DA。 THEN DA=DA+39。139。 SIGNAL DA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 CLRAC:IN STD_LOGIC。 USE 。 END PROCESS。 END IF。139。 BEGIN FPQ:BLOCK IS BEGIN PROCESS(CLK) IS VARIABLE TEMP:INTEGER RANGE 0 TO 4。 ENTITY FPQ IS PORT(CLK:IN STD_LOGIC。 調用乘法，計算 3600? t ＝ N調用除法，計算 N / a 周期調用二進制 B C D 轉換程序調用壓縮 B C D 碼 轉 換 為 單 字 節(jié) B C D 碼程序存 入 數(shù) 據(jù) 到 顯 示 緩 存返回顯示開始顯 示 頻 率 ， 賦 頻 率 初 始 地 址2 F H . 0 ＝ 0 ？N顯 示 相 位 差 ， 賦 相 位 初 始 地 址Y其程序流程圖如圖 54 所示 。 數(shù)據(jù)采集主程序 信號分頻 模塊 子程序 控制信號 產生模塊 子程序 數(shù)據(jù)鎖存 模塊 子程序 時間檢測 模塊 子程序 輸出選擇 模塊 子程序 開始初 始 化從 F P G A 讀 a 信 號 周 期 和a 、 b 信 號 下 降 沿 的 時 間 差計算 a 信 號 的 頻 率 和a 、 b 信 號 的 相 位 差送 數(shù) 據(jù) 顯 示 長春工程學院畢業(yè)設計（論文） 22 圖 52 主程序流程圖 單片機在獲取 FPGA 的數(shù)據(jù)時，開始的是一般的讀取指令 MOV 指令，分別從單片機的 P0 口、 P2 口、 P1 口的低 3 位讀入數(shù)據(jù)，組合為一個 19 位的二進制數(shù)據(jù)，通過控制口線 、 控制 FPGA 釋放數(shù)據(jù)。 長春工程學院畢業(yè)設計（論文） 20 D1T1220uFC5220uFC8C6C778051 2 3～ 220V輸出 5V 直流電壓5V470R3Res2D2VCC電源指示 圖 48 電源輸入電路原理圖 長春工程學院畢業(yè)設計（論文） 21 5 系統(tǒng)軟件設計 系統(tǒng)程序結構 FPGA 數(shù)據(jù)采集主程序模塊主要包括以下幾部分子程序： 1） 信號分頻模塊子程序； 2） 控制信號產生模塊子程序； 3） 時間檢測模塊子程序； 4） 數(shù)據(jù)鎖存模塊子程序； 5） 輸出選擇模塊子程序。由于經整流電路整流后的電壓含有較大的交流分量，會影響到負載電路的正常工作。 電源輸入部分 系統(tǒng)電源需要用 5V直流電源供電，其電路如圖 48所示，把頻率為 50Hz、有效值為220V的單相交流電壓轉換為幅值穩(wěn)定的 5V直流電壓。 ②可調式三端集成穩(wěn)壓器 可調式三端集成穩(wěn)壓器是指輸出電壓可以連續(xù)調節(jié)的穩(wěn)壓器，有輸出正電壓的 CW317系列（ LM317）三端穩(wěn)壓器；有輸出負電壓的 CW337 系列（ LM337）三端穩(wěn)壓器。型號中最后兩位數(shù)字表示輸出電壓的穩(wěn)定值，有 5V、 6V、 9V、 15V、18V 和 24V。 集成穩(wěn)壓器的類型很多，在小功率穩(wěn)壓電源中，普遍使用的是三端穩(wěn)壓器。因此，為了維持輸出電壓 UI 穩(wěn)定不變，還需加一級穩(wěn)壓電路。 2） 整流和濾波電路 在穩(wěn)壓電源中一般用四個二極管組成橋式整流電路，整流電路的作用是將交流電壓u2變換成脈動的直流電壓 u3， 這里一般采用橋式整流電路來實現(xiàn)，即可用四個二極管來組成，也可用整流橋堆來完成 。 直流穩(wěn)壓源結構：電源變壓器、 整流、濾波電路和 穩(wěn)壓電路。 直流穩(wěn)壓電源設計 [8] 根據(jù)本設計設計要求，所用的電源為 220V、 50HZ的交流電，整個系統(tǒng)必須在接通市電以后就可 以使用，這樣使用更加方便簡單。 在本系統(tǒng)中， 74LS164 的連接方式為： 74LS164 的輸出 Q0～ Q7 分別接 LED 數(shù)碼管abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 1DPYR11 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 2R XDT X D7 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 2DPYR21 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 3DPYR31 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 7DPYR71 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 8DYPR81 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4U1 U2 U3 U7 U8＋ 5 VVC C8 9 8 9 8 9……8 9 8 9＋ 5 VVC C 長春工程學院畢業(yè)設計（論文） 17 的 dp、 g、 f、 e、 d、 c、 b、 a，并且 Q7 連接下一個 74LS164 的 A、 B 端，時鐘 CLK 連接單片機的 TXD 端，第一片芯片的 AB 端連接單片機的 RXD 端， 74LS164 芯片的主控復位端接高電平 VCC。當需要點亮共陽極數(shù)碼管的一段時，公共段需接高電平、該段的段選線接低電平，從而該段被點亮。共陰極內部每個發(fā)光二極管的陰極被接在一起，成為該各段的公共選通線；發(fā)光二極管的陽極則成為段選線。這種顯示方式不僅可以得到較為簡單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出；這種連接方式不僅占用單片機端口少，而且充分利用了單片機的資源，容易掌握其編碼規(guī)律，簡化了軟件編程，在實驗過程中，也體現(xiàn)出較高 的可靠性。 CPU 向字段輸出端口輸出字型碼時，所有顯示器接受相同的字型碼，但究竟使那一位則由 I/O 線決定。這樣單片機只要把顯示的字型數(shù)據(jù)代碼發(fā)送到接口電路，該字段就可以顯示要發(fā)送的字型。 靜態(tài)顯示就是顯示驅動電路具有輸出鎖存功能，單片機將要顯示的數(shù)據(jù)送出后就不再控制 LED，直到下一次顯示時再傳送一次新的數(shù)據(jù)。 目前應用最為廣泛的是七段數(shù)字顯示器，按發(fā)光物質的不同數(shù)字顯示器可分為以下幾類：（ 1）半導體顯示器；（ 2）熒光數(shù)字顯示器；（ 3）液體數(shù)字顯示器；（ 4）氣體放電顯示器。其原理圖如圖 46 所示。在設計中考慮到，單片機具有較強的運算能力和控制能力的特點，因此使用單片機的 P0口， P2 口及 、 、 、 接收 FPGA 送來的對應于正弦信號的周期、相位 差的 長春工程學院畢業(yè)設計（論文） 14 19 位數(shù)據(jù)信號， 并在單片機內部完成對這 19bit 二進制數(shù)據(jù)的處理及相關運算。 圖 43 FPGA 數(shù)據(jù)采集電路結構 根據(jù)系統(tǒng)的總體設計方案， FPGA 數(shù)據(jù)采集電路的輸入信號有： CLK——系統(tǒng)工作用時鐘信號輸入端； CLKAA， CLKBB——兩路被測信號輸入端； EN——單片機發(fā)出的傳送數(shù)據(jù)使能信號，在 EN 的上升沿 ， FPGA 向單片機傳送數(shù)據(jù)； RSEL——單片機發(fā)出的傳送數(shù)據(jù)類型信號，當 RSEL=0 時， FPGA 向單片機傳送被測信號頻率數(shù)據(jù)，當 RSEL=1 時，F(xiàn)PGA 向單片機傳送被測信號相位差數(shù)據(jù)。要求測量相位的絕對誤差≤ 2。本電路主要是進行 FPGA 的硬件描述語言 (VHDL)程序設計。由于正反饋的作用，它的門限電壓隨著輸出電壓 Uo 的變化而改變，因此提高了抗干擾能力。 整形電路 整形電路 FPGA MCU 顯示器 長春工程學院畢業(yè)設計（論文） 10 4 系統(tǒng)硬件電路設計 信號整形電路的設計 [8] 最簡單的信號整形電路就是一個單門限電壓比較器 (如圖 41 所示 )，當輸入信號每通過一次零時觸發(fā)器的輸出就要產生一次突然的變化。 MCU 從 FPGA 要獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19bit 無符號二進制數(shù)，一種是被測信號周期 T 對應的二進制數(shù)據(jù)（單位是 ） 。： Tθ =360186。讓 FPGA 實現(xiàn)數(shù)據(jù)采集，即將被測信號的頻率 f、相位差所對應的時間差 Tθ分別轉換為二進制數(shù)據(jù)，并傳送給 MCU。時間的測量有多種方法，而設計任務關于測量儀的技術指標會影響設計方案的選擇。不妨令被測信號周期為 T，相位差為 θ，相位差為θ對應的時間差是 Tθ ,則有比例關系式 T:360186。 長春工程學院畢業(yè)設計（論文） 7 ? 由于 VHDL 具有類屬描述語句和子程序調用等功能，對于已完成的設計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結構。應用 EDA 工具的邏輯優(yōu)化功能，可以自動地把一個綜合后的設計變成一個更高效、更高速的電路系統(tǒng)。 ? VHDL 語句的行為描述能力和程序結構決定了它具有支持大規(guī)模設計的分解和已有設計的再利用功能，符合市場所需求的，大 規(guī)模系統(tǒng)高效、高速的完成必須由多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)的特點。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 VHDL的程序結構特點是將一項工程設計，或設計實體（可以是一個元件、一個電路模塊或一個 長春工程學院畢業(yè)設計（論文） 6 系統(tǒng)）分成外部（或稱可視部分，即端口）和內部（或稱不可視部分），即設計實體的內部功能和算法 完成部分?，F(xiàn)在， VHDL 和 Verilog 語言作為 IEEE 的工業(yè)標準硬件描述語 言，又得到眾多 EDA公司的支持，在電子工程領域，以成為事實上的通用硬件描述語言。 1987 年底， VHDL 被 IEEE（ The Institute of Electrical and Electronics Engineers)和美國國防部卻認為標準硬件描述語言。對 FPGA 數(shù)據(jù)下載可通過下載電纜、專用配置芯片或微處理器等方式完成。它能讓設計人員輕松地開發(fā)出集存儲器、數(shù)字 信號處理器及特殊邏輯（包括 32 位多總線系統(tǒng)）等強大功能于一身的芯片，已經推出了 FLEX10K、 FLEX10KA、 FLEX10KV、 FLEX10KE 等分支系列。尤其在工業(yè)領域中 ，相位不僅是衡量安全的重要依據(jù)，還可以為節(jié)約能源提供參考。對 于模擬電子系統(tǒng)，輸入電路主要起到系統(tǒng)與信號源的阻抗匹配，信號的輸入與輸出連接方式的轉換，信號的綜合等作用，