【正文】 周期的時間 DATAL EQU 41H DATA2L EQU 42H 。實驗178。 (2) 由于 FPGA 對脈沖信號比較敏感，而被測信號是周期相同，相位不同的兩路正 弦波信號，為了準(zhǔn)確的測出兩路正弦波信號的相位差及其頻率，我們對輸入波形在送入 FPGA進(jìn)行處理前先設(shè)置了一個具有正反饋功能的、由施密特觸發(fā)器組成的整形電路進(jìn)行整形，使正弦波變成方波信號，提高了系統(tǒng)的抗干擾能力。 END CASE。139。 ENTITY SCXZ IS PORT(DATAAC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 ARCHITECTURE ART OF SJSC IS SIGNAL DA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 CLRAC=CLRA。039。 仿真觀測輸出用 ENAC=ENA。 CLKB=NOT CLKBB。仿真觀測輸出用 END ENTITY KZXY。 ENTITY KZXY IS PORT( CLKAA:IN STD_LOGIC。 END IF。 BEGIN SJJC:BLOCK IS BEGIN PROCESS(ENA,CLRA,CLKF) IS BEGIN IF CLRA=39。 ENAC:IN STD_LOGIC。 CLKFC=CLKF。CL:=39。 USE 。 圖 53 讀 FPGA數(shù)據(jù)程序流程圖 單片機從 FPGA讀取信息后，對信息進(jìn)行計算，算出信號 a 的頻率。本電路使用集成穩(wěn)壓芯片 7805解決了電源穩(wěn)壓問題。輸入電壓與輸出電壓差的允許范圍為： UI－ Uo =3~40V。三端是指穩(wěn)壓電路只有輸入、輸出和接地三個端子。 3） 穩(wěn)壓電路 [13] 由于輸入電壓 u1 發(fā)生波動、負(fù)載和溫度發(fā)生變化時，濾波電路輸出的直流電壓 UI 會隨著變化。整流電路將交流電壓變 為脈動的直流電壓，濾波電路可減小脈動使直流電壓平滑，穩(wěn)壓電路的作用是在電網(wǎng)電壓波動或負(fù)載電流變化時保持輸出電壓基本不變。并且還具有以下的特點：①典型的 35MHz 移位頻率；②異步主控復(fù)位；③門控串行輸入；④同步數(shù)據(jù)傳輸；⑤采用鉗位二極管限制高速的終端；⑥靜電放電值大于 3500V。 七段數(shù)碼管可分為共陰極和共陽極的數(shù)碼管，對于共陰極的數(shù)碼管只有當(dāng)其輸入端輸入高電平時二極管才會發(fā)光；而共陽極的數(shù)碼管只有當(dāng)輸入端輸入低電平時二極管才會發(fā)光。動態(tài)掃描方法是用其接口電路把所有顯示器的 8 個筆畫字段（ a～ g 和 dp）同名端連在一起，而每一個顯示器的公共極 COM 各自獨立接受 I/O 線控制。單片機驅(qū)動 LED 顯示有很多方法 ， 按顯示方式可以分為靜態(tài)顯示和動態(tài)顯示。 該電路的工作原理是，單片機通過向 FPGA 發(fā)送數(shù)據(jù)傳送指令，使 FPGA 按照單片機的要求發(fā)送數(shù)據(jù)，同時通過使用單片機的串口，將待顯示的數(shù)據(jù)信息送給數(shù)據(jù)顯示電路顯示。對于被測信號頻率為 20kHz 時，其周期為 50μs，在 50μs內(nèi)計數(shù)值為 180 次，由此可計算出時間基準(zhǔn)信號的頻率為 20kHz180=，所以采用大于 晶振作為 時鐘基準(zhǔn) 信號源， 就 完全可以滿足精度要求 。 FPGA 數(shù)據(jù)采集的硬件電路我們可采用 FPGA 下載板來實現(xiàn)，該下載板包含 FPGA芯片、下載電路和配置存儲器，其電路結(jié)構(gòu)可參見對應(yīng)的 FPGA 下載板說明書。由此采用了 MCU 與 FPGA 相結(jié)合的方案。而用 FPGA 設(shè)計的計數(shù)器在測量 Tθ時有一個 字的誤差，對被測信號頻率 f=20kHz 而言 ,下式成立 ： 2186。相位差的測量本質(zhì) 是時間差 Tθ 及信號周期 T 的測量。正因為 VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL 設(shè)計程序的硬件實現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的 CPLD、 FPGA 及各種門陣列實現(xiàn)目標(biāo)。即在遠(yuǎn)離門級的高層次上進(jìn)行模擬，是設(shè)計者對整個工程設(shè)計的結(jié)構(gòu)和功能的可行性作出決策。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法十分類似于一般的計算機高級語言。 VHDL 硬件描述語言 VHDL 語言的發(fā)展?fàn)顩r [1] VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 FLEX10K 的集成度已達(dá)到 25 萬門。一般的電子系統(tǒng)由輸入、輸出、信息處理三大部分組成，用來實現(xiàn)對信息的采集處理、變換與傳輸功能。在整個過程中，單片機完成信號的接受、處理、傳出，在人為的操作下，控制著整個電路的工作狀態(tài)。 單片機集成度高、功耗低、速度快、價格便宜、實用靈活、開發(fā)周期短。 長春工程學(xué)院畢業(yè)設(shè)計（論文） 3 查找表簡稱為 LUT，本質(zhì)上就是一個 RAM。可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于整個芯片；可編程輸入 /輸出塊完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或輸入 /輸出塊連 長春工程學(xué)院畢業(yè)設(shè)計（論文） 2 接起來，構(gòu)成特定功能的電路。 隨著 EDA 技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷?FPGA 的出現(xiàn)，給設(shè)計人員帶來了諸多方便。 長春工程學(xué)院畢業(yè)設(shè)計（論文） 1 1 引言 設(shè)計采用單片機和 FPGA 相結(jié)合的電路實現(xiàn)方案。利用它進(jìn)行產(chǎn)品開發(fā)，不僅成本低、周期短、可靠性 高，而且 可以隨時在系統(tǒng)中修改其邏輯功能。用 戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的 16x1 的 RAM。自從 20世紀(jì) 80 年代單片機首次推出以來，一經(jīng)上市便顯示出強大的生命力，以其獨特的優(yōu)點迅速占領(lǐng)市場并獲得了廣泛使用，并且很快在全世界得到廣泛的推廣與應(yīng)用。 隨著電子技術(shù)的高速發(fā)展，現(xiàn)在的電子系統(tǒng)逐漸實現(xiàn)了智能化、人性化、最優(yōu)化，并且富有了系統(tǒng)性、社會性。對 于模擬電子系統(tǒng)，輸入電路主要起到系統(tǒng)與信號源的阻抗匹配，信號的輸入與輸出連接方式的轉(zhuǎn)換，信號的綜合等作用，輸出電路主要解決與負(fù)載或被控對象的匹配和輸出足夠大的功率去驅(qū)動負(fù)載的問題。它能讓設(shè)計人員輕松地開發(fā)出集存儲器、數(shù)字 信號處理器及特殊邏輯（包括 32 位多總線系統(tǒng)）等強大功能于一身的芯片，已經(jīng)推出了 FLEX10K、 FLEX10KA、 FLEX10KV、 FLEX10KE 等分支系列。 1987 年底， VHDL 被 IEEE（ The Institute of Electrical and Electronics Engineers)和美國國防部卻認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或設(shè)計實體（可以是一個元件、一個電路模塊或一個 長春工程學(xué)院畢業(yè)設(shè)計（論文） 6 系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計實體的內(nèi)部功能和算法 完成部分。 ? VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能，符合市場所需求的，大 規(guī)模系統(tǒng)高效、高速的完成必須由多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)的特點。 長春工程學(xué)院畢業(yè)設(shè)計（論文） 7 ? 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。時間的測量有多種方法，而設(shè)計任務(wù)關(guān)于測量儀的技術(shù)指標(biāo)會影響設(shè)計方案的選擇。： Tθ =360186。 整形電路 整形電路 FPGA MCU 顯示器 長春工程學(xué)院畢業(yè)設(shè)計（論文） 10 4 系統(tǒng)硬件電路設(shè)計 信號整形電路的設(shè)計 [8] 最簡單的信號整形電路就是一個單門限電壓比較器 (如圖 41 所示 )，當(dāng)輸入信號每通過一次零時觸發(fā)器的輸出就要產(chǎn)生一次突然的變化。本電路主要是進(jìn)行 FPGA 的硬件描述語言 (VHDL)程序設(shè)計。 圖 43 FPGA 數(shù)據(jù)采集電路結(jié)構(gòu) 根據(jù)系統(tǒng)的總體設(shè)計方案， FPGA 數(shù)據(jù)采集電路的輸入信號有： CLK——系統(tǒng)工作用時鐘信號輸入端； CLKAA， CLKBB——兩路被測信號輸入端； EN——單片機發(fā)出的傳送數(shù)據(jù)使能信號，在 EN 的上升沿 ， FPGA 向單片機傳送數(shù)據(jù)； RSEL——單片機發(fā)出的傳送數(shù)據(jù)類型信號，當(dāng) RSEL=0 時， FPGA 向單片機傳送被測信號頻率數(shù)據(jù)，當(dāng) RSEL=1 時，F(xiàn)PGA 向單片機傳送被測信號相位差數(shù)據(jù)。其原理圖如圖 46 所示。 靜態(tài)顯示就是顯示驅(qū)動電路具有輸出鎖存功能，單片機將要顯示的數(shù)據(jù)送出后就不再控制 LED，直到下一次顯示時再傳送一次新的數(shù)據(jù)。 CPU 向字段輸出端口輸出字型碼時，所有顯示器接受相同的字型碼，但究竟使那一位則由 I/O 線決定。共陰極內(nèi)部每個發(fā)光二極管的陰極被接在一起，成為該各段的公共選通線；發(fā)光二極管的陽極則成為段選線。 在本系統(tǒng)中， 74LS164 的連接方式為： 74LS164 的輸出 Q0～ Q7 分別接 LED 數(shù)碼管abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 1DPYR11 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 2R XDT X D7 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 2DPYR21 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 3DPYR31 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 7DPYR71 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 8DYPR81 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4U1 U2 U3 U7 U8＋ 5 VVC C8 9 8 9 8 9……8 9 8 9＋ 5 VVC C 長春工程學(xué)院畢業(yè)設(shè)計（論文） 17 的 dp、 g、 f、 e、 d、 c、 b、 a，并且 Q7 連接下一個 74LS164 的 A、 B 端，時鐘 CLK 連接單片機的 TXD 端，第一片芯片的 AB 端連接單片機的 RXD 端， 74LS164 芯片的主控復(fù)位端接高電平 VCC。 直流穩(wěn)壓源結(jié)構(gòu)：電源變壓器、 整流、濾波電路和 穩(wěn)壓電路。因此，為了維持輸出電壓 UI 穩(wěn)定不變，還需加一級穩(wěn)壓電路。型號中最后兩位數(shù)字表示輸出電壓的穩(wěn)定值，有 5V、 6V、 9V、 15V、18V 和 24V。 電源輸入部分 系統(tǒng)電源需要用 5V直流電源供電，其電路如圖 48所示，把頻率為 50Hz、有效值為220V的單相交流電壓轉(zhuǎn)換為幅值穩(wěn)定的 5V直流電壓。 長春