【正文】 工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 20 D1T1220uFC5220uFC8C6C778051 2 3～ 220V輸出 5V 直流電壓5V470R3Res2D2VCC電源指示 圖 48 電源輸入電路原理圖 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 21 5 系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)程序結(jié)構(gòu) FPGA 數(shù)據(jù)采集主程序模塊主要包括以下幾部分子程序： 1） 信號(hào)分頻模塊子程序； 2） 控制信號(hào)產(chǎn)生模塊子程序； 3） 時(shí)間檢測模塊子程序； 4） 數(shù)據(jù)鎖存模塊子程序； 5） 輸出選擇模塊子程序。其程序流程圖如圖 54 所示 。 ENTITY FPQ IS PORT(CLK:IN STD_LOGIC。139。 END PROCESS。 CLRAC:IN STD_LOGIC。139。 DAC=DA。 CLKBB:IN STD_LOGIC。 ARCHITECTURE ART OF KZXY IS SIGNAL CLB:STD_LOGIC。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 27 CLKAC=CLKA。 仿真觀測輸出用 LOADAC=LOADA。 AND CLA=39。 仿真觀測輸出用 END PROCESS。 SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLB:STD_LOGIC； SIGNAL LOADA:STD_LOGIC。 DATABC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 THEN CASE RSEL IS WHEN 39。 END IF。 (3) FPGA 數(shù)據(jù)采集電路測量正弦波信號(hào)頻率的原理是：在正弦波信號(hào)整形后得到方波 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 32 信號(hào)的一個(gè)周期內(nèi)對周期為 Tc 秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以 1/Tc，就是被測正弦波信號(hào)的頻率，單位為 Hz。測試 [M]. 武漢 ,華中理工出版社 , 2021. [16] 周志敏主編 . 電源實(shí)用技術(shù)系列書 [M]. 北京 ,機(jī)械工業(yè)出版社 , 2021. [17] 徐愛鈞 . 8051 單片機(jī)實(shí)踐教程 [M]. 北京 ,電子工業(yè)出版社 , 2021. [18] 王修才 , 劉祖望 . 單片機(jī)接口技術(shù) [M]. 上海 ,復(fù)旦大學(xué)出版社 , 2021. [19] 黃智偉 . 全國大學(xué)生電子設(shè)計(jì)競賽系統(tǒng)設(shè)計(jì) [M]. 北京 ,北京航空航天大學(xué)出版社 , 2021. [20]M. Tanaka and K. Nakayama, Jpn. J. Appl. Phys., Part 1 22, 233 _1983_. [21] Shigeru Hosoe et al., Precis. Eng. 17, 258 _1995_. [22] N. M. Oldham et al., Precis. Eng. 15, 173 _1993_. [23] A. Tselikov et al., 16, 1613 _1998_. [24] S. Mori et al., Opt. Eng. _Bellingham_ 27, 823 _1983_. [25]N. B. Yim et al., Meas. Sci. Technol. 11, 1131 _1991_. 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 34 [26]C. M. Wu et al., Meas. Sci. Technol. 7, 520 _1996_. 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 35 致 謝 畢業(yè)設(shè)計(jì)即將結(jié)束，大學(xué)生活也即將結(jié)束。 時(shí)間差 DATA2H EQU 43H DATA3 EQU 44H DATA33 EQU 45H AD0 EQU 30H 。 感謝所有給我?guī)椭睦蠋熀屯瑢W(xué)，謝謝你們！ 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 36 附錄一 ： 單片機(jī)程序如下： ； DATAH EQU 40H 。 [6] 唐競新 .數(shù)字電子電路 . 清華大學(xué)出版社， [7] 趙新民，智能儀器原理及設(shè)計(jì) .哈爾濱：哈爾濱工業(yè)大學(xué)出版社， 1989. [8] 康華光，電子技術(shù)基礎(chǔ) 模擬部分（第四版） .北京：高等教育出版社， 2021. [9] 吳超英 . 基于 CPLD/FPGA 技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì) [J]安徽工業(yè)大學(xué)學(xué)報(bào) , 2021,(01)(56) [10] 劉夫江 .基于單片 機(jī)和 CPLD 的等精度數(shù)字頻率計(jì)設(shè)計(jì) [J]. 山東大學(xué) ,2021:(49) [11] 張永艷 . 基于復(fù)雜可編程邏輯器件及用 VHDL 語言編程的數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 內(nèi)蒙古大學(xué) , 2021:(1015) [12] 張永安 . 基于 CPLD的多功能等精度數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 內(nèi)蒙古大學(xué) , 2021:(2127) [13] 馬建國 . 電子系統(tǒng)設(shè)計(jì) [M]. 北京 ,高等教育出版社 , 2021. [14] 楊剛 , 周群 . 電子系統(tǒng)設(shè)計(jì)與實(shí)踐 [M]. 北京 ,電子工業(yè)出版社 , 2021. [15] 謝自美 . 電子線路設(shè)計(jì)178。 7 總結(jié) (1) 在系統(tǒng)的總體設(shè)計(jì)方面，考慮到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)利用 FPGA和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測控主體，其中 FPGA 主要負(fù)責(zé)數(shù)據(jù)采集，而單片機(jī)則負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)進(jìn)行有關(guān)計(jì)算處理，以及鍵盤和顯示的控制。 WHEN OTHERS=NULL。 BEGIN SCXZ:BLOCK IS BEGIN PROCESS(EN,RSEL) IS BEGIN IF EN=39。 USE 。 END ENTITY SJSC。 END IF。 PROCESS(CLKA,CLA) IS BEGIN IF CLKA=39。 CLAC=CLA。 BEGIN CLKA=NOT CLKAA。仿真觀測輸出用 LOADAC:OUT STD_LOGIC。 USE 。 END IF。 SIGNAL ENA:STD_LOGIC。 ENTITY SJJC IS PORT(CLKFC:IN STD_LOGIC。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 25 CLKF=CL。 BEGIN IF RISING_EDGE(CLK) THEN IF TEMP=3 THEN TEMP:=0。 USE 。單片機(jī)讀取 FPGA 數(shù)據(jù)的程序流程圖如圖 53 所示 。穩(wěn)壓電路的功能是使輸出直流電壓基本不受電網(wǎng)電壓波動(dòng)和負(fù)載電阻變化的影響，從而獲得穩(wěn)定性足夠高的直流電壓 [16] 。穩(wěn)壓器輸出電壓的可調(diào)范圍為 Uo=~37V，最大輸出電流 Iomax =。 ①固定電壓輸出穩(wěn)壓器 常見的有 CW78 ? （ LM78 ? ）系列三端固定式正電壓輸出集成穩(wěn)壓器； CW79 ?（ LM79 ? ）系列三端固定式負(fù)電壓輸出集成穩(wěn)壓器。 UI與交流電壓 u2的有效值 U2的關(guān)系為： 2)~( UU I ? [9] 在整流電路中，每只二極管所承受的最大反向電壓為： 22UURM ? 流過每只二極管的平均電流為： RUII RD ?? 其中： R 為整流濾波電路的負(fù)載電阻，它為電容 C 提供放電通路，放電時(shí)間常數(shù) RC應(yīng)滿足： 2 )5~3( TRC ? [16] 其中： T=20ms 是 50Hz 交流電壓的周期。單相交流電經(jīng)過電源變壓器、整流電路、濾波電路和穩(wěn)定電路轉(zhuǎn)換成穩(wěn)定的直流電壓。 74LS164 是一種 8 位高速串入 /并出的移位寄存器，隨著時(shí)鐘信號(hào)的高低變化，串行數(shù)據(jù)通過一個(gè) 2 輸入與門同步的送入，使用獨(dú)立于時(shí)鐘的主控復(fù)位端讓寄存器的輸出端變?yōu)榈碗娖?，并且采用肖特基鉗位電路以達(dá)到高速運(yùn)行的目 的。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 16 圖 47 顯示電路 當(dāng) 端接 +Vcc 時(shí)其二極管正常工作，其輸入端輸入 低 電平二極管被點(diǎn)亮，其輸入端輸入 高 電平二極管不被點(diǎn)亮 。 另一種方法是動(dòng)態(tài)掃描顯示。相反，小型指示型白熾燈的半衰期 (此處的 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 15 半衰期指的是有一半數(shù)量的燈失效的時(shí)間 )典型值是 10 萬到數(shù)千小時(shí)不等，具體時(shí)間取決于燈的額定工作電流。 、 分別接 EN、 RSEL。因此，在所測 信號(hào)一個(gè)周期中，只有計(jì)數(shù)數(shù)值超過 180 次時(shí)才能達(dá)到要求。 761U 2 AL M 3 3 9R7VCCA I N SB I N SB I N123J1CON3G N D＋－1 0 k?54＋－12 G N D3VCC2U 2 AR6VCC1 0 k?A I NL M 3 3 9BVCCG N D 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 11 圖 42 整形電路 FPGA 數(shù)據(jù)采集電路的設(shè)計(jì) [9] FPGA 數(shù)據(jù)采集電路的功能就是實(shí)現(xiàn)將待測正弦信號(hào)的周期、相位差 轉(zhuǎn)變?yōu)?19 位的數(shù)字量。這樣， MCU 與 FPGA 之間需要有 握手信號(hào)，設(shè)置兩個(gè)握手信號(hào) RSEL、 ， RSEL 和 EN 是 MCU 發(fā)給 FPGA 的控制信號(hào)，以便通過 19 根 I/O 線分時(shí)傳送兩個(gè) 19bit 數(shù)據(jù)。 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 9 圖 31 以 MCU 和 FPGA相結(jié)合的實(shí)現(xiàn)方案框圖 因?yàn)樵O(shè)計(jì)任務(wù)要求，相位差測量絕對誤差 △θ≤ 2186。 （ 2） 式（ 2）說明，相位差θ與 Tθ 有著一一對應(yīng)的關(guān)系，可以通過 測量時(shí)間差 Tθ 及信號(hào)周期 T，計(jì)算得到相位差θ。 ? VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 ? VHDL 最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，因此 VHDL 既是一種硬件電路描述和設(shè)計(jì)語言，也是一種標(biāo)準(zhǔn)的網(wǎng)表格式，還是一種仿真語言，其豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能用于查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。 VHDL 的特點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 EPC1441 配置芯片屬于 EPROM結(jié)構(gòu)，而不具有可擦寫性。 2 概述 長春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 5 FLEX10KK 簡介 FLEX10K 是工業(yè)界第一個(gè)嵌入式的可編程邏輯器件，采用可重構(gòu)的 CMOS SRAM 工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)也結(jié)合了眾多可編程器件的優(yōu)點(diǎn)來完成普通門陣列的宏功能。通常把規(guī)模較小、功能單一的電子系統(tǒng)稱為單元電路，實(shí)際應(yīng)用中的電子系統(tǒng)由若干單元電路 組 成。該設(shè)計(jì)中系統(tǒng)實(shí)現(xiàn)的增益程控放大功能和增益程控衰減功能主要 是通過單片機(jī)、單片機(jī)外圍電路、接口技術(shù)以及一些單片機(jī)原理來完成的，單片機(jī)成了整個(gè)電路中的“中心樞紐”，在功能鍵的控制下，單片機(jī)來完成對各個(gè)模塊的控制。少數(shù) FPGA 產(chǎn)品采用反熔絲或 Flash 工藝，掉電后配置信息不會(huì)丟失，因此這種 FPGA 芯片不需要外加的專用配置芯片。 目前絕大部分 FPGA 都采用查找表技術(shù)，最基本邏輯單元都是由 LUT 和觸發(fā)器組成的。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互連資源。因此，進(jìn)行 FPGA 器件的應(yīng)用研究并進(jìn)行各類電子 設(shè)計(jì)產(chǎn)品的性能優(yōu)勢對比分析