【正文】 式和可調(diào)式，此外又可分為正電壓輸出或負電壓輸出兩種類型。需通過低通濾波電路濾波，使輸出電壓平滑。特 殊 顯 示 處 理查 表 串 行 顯 示指針減 1 ＝ 0 ？退出顯示YN 長春工程學院畢業(yè)設計（論文） 24 圖 56 顯示程序流程圖 各模塊程序如下： 信號分頻模塊 如圖 57 圖 57 信號分頻模塊 LIBRARY IEEE。 END IF。 SIGNAL CLRA:STD_LOGIC。 USE 。 SIGNAL CLA:STD_LOGIC。 END PROCESS。 ENTITY SJSC IS PORT(DATAAC:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)； 仿真觀測輸出用 DATABC:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)； 仿真觀測輸出用 DAC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)； LOADAC:IN STD_LOGIC； CLBC:IN STD_LOGIC )。 SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)。 FPGA 數(shù)據(jù)采集電路的 輸出信號是 DATA[18..0]——FPGA 到單片機的數(shù)據(jù)輸出口，由輸出控制信號 EN 和 RSEL 控制。在此向林 老師 真誠的說聲：謝謝您老師！ 另外，要感謝在大學期間所有傳授我知識的老師，是你們的悉心教導使我有了良好的專業(yè)知識，這也是論文得以完成的基礎。在這里，我首先要感謝指導我的林老師，是林老師的耐心指導 ， 從查閱資料、設計方案、元器件的選擇等很多方面都給了我詳細的指導， 才使我的設計能夠有順序、有計劃的完成。 END PROCESS。 RSEL,EN:IN STD_LOGIC。 END BLOCK KZXH。 仿真觀測輸出用 END PROCESS。 SIGNAL CLRA:STD_LOGIC。仿真觀測輸出用 END PROCESS。 DAC:OUT STD_LOGIC_VECTOR(18 DOWNTO 0))。 ELSE TEMP:=TEMP+1。 選通讀 a 、 b 信號時間差打開閘門， F P G A 釋放數(shù)據(jù)P0 、 P2 、 P1 分 別 讀 入 數(shù) 據(jù)并 存 入 時 間 差 數(shù) 據(jù) 緩 沖 區(qū)關閉閘門，禁止 F P G A 釋放數(shù)據(jù)返回關閉閘門，禁止 F P G A 釋放數(shù)據(jù)打開閘門， F P G A 釋放數(shù)據(jù)P0 、 P2 、 P 1 分 別 讀 入 數(shù) 據(jù)并 存 入 周 期 數(shù) 據(jù) 緩 沖 區(qū)選通 a 信 號 周 期 時 間調(diào)用除法，計算 10000000/ a 周期調(diào)用二進制 B C D 轉(zhuǎn)換程序調(diào)用壓縮 B C D 碼 轉(zhuǎn) 換 為 單 字 節(jié) B C D 碼程序存 入 數(shù) 據(jù) 到 顯 示 緩 存返回 長春工程學院畢業(yè)設計（論文） 23 圖 54 計算 a 的頻率程序流程圖 由于 a、 b 信號是兩路頻率相同、相位不同的正弦波信號，因此經(jīng)過整形電路后形成頻率相同，時間上不重合的兩路信號，這樣， FPGA 可以計數(shù)出兩路信號的時間差從而可以計算出 a、 b 信號的相位差。其主要原理是把單相交流電經(jīng) 過電源變壓器、整流電路、濾波電路、穩(wěn)壓電路轉(zhuǎn)換成穩(wěn)定的直流電壓。穩(wěn)壓電路的作用是當外界因素（電網(wǎng)電壓、負載、環(huán)境溫度）發(fā)生變化時，能使輸出直流電壓不受影響， 長春工程學院畢業(yè)設計（論文） 19 而維持穩(wěn)定的輸出。在這種狀態(tài)下，數(shù)碼管的編碼如表 41 所示。動態(tài)掃描用分時的方法輪流控制每個顯示器的 COM 端，使每個顯示器輪流電亮。 圖 46 單片機數(shù)據(jù)運算控制電路 數(shù)據(jù)顯示電路設計 [5] 數(shù)字顯示電路通常由譯碼器、驅(qū)動器和顯示器等部分組成。 根據(jù)系統(tǒng)的總體設計方案， FPGA 數(shù)據(jù)采集電路的輸入信號有： CLK——系統(tǒng)工作用時鐘信號輸入端； CLKAA， CLKBB——兩路被測信號輸入端； EN——單片機發(fā)出的傳送數(shù)據(jù)使能信號，在 EN 的上升沿， FPGA 向單片機傳送數(shù)據(jù)； RSEL——單片機發(fā)出的傳送數(shù)據(jù)類型信號，當 RSEL=0 時， FPGA 向單片機傳送被測信號頻率數(shù)據(jù)，當 RSEL=1 時，F(xiàn)PGA 向單片機傳送被測信號相位差數(shù)據(jù)。： 50us 則有 Tθ = 這就是說， FPGA 在采集相位差對應的時間差 Tθ 時，至少要能分辨出 的時間間隔，為了兼顧 MCU 計算和時標信號獲得的方便，我們采用周期 T０ =,即頻率f0=10MHz 的時鐘脈沖作為時標信號。[13] 關于自頂向下的系統(tǒng)設計方法 使用 VHDL 設計系統(tǒng)方法是自頂向下的系統(tǒng)設計方法，在設計過程中，首先是從整體上對系統(tǒng)設計作詳細的規(guī)劃，然后完成電路系統(tǒng)功能行為方面的設計 ,其設計流程如圖。在對一個設計實體定義了外部界面后，一旦內(nèi)部開發(fā)完成后，其他的設計可以直接調(diào)用這個實體。其中EPF10K20 是 FLEX10K 系列器件之一。除了能夠滿足系統(tǒng)功能和性能指標要求外，還具有很多優(yōu)點：如電路簡單、電磁兼容性好、可靠性高、系統(tǒng)集成度高、調(diào)試簡單方便、操作簡便、性能價格比高。當用戶通過原理圖或 VHDL 語言描述了一個邏輯電路以后， FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM。 FPGA 器件的成本越來越低， Actel 公司發(fā)布第三代的基于 Flash 的可編程邏輯方案。因此，進行 FPGA 器件的應用研究并進行各類電子 設計產(chǎn)品的性能優(yōu)勢對比分析是一項很有價值和實際意義的工作。 目前絕大部分 FPGA 都采用查找表技術，最基本邏輯單元都是由 LUT 和觸發(fā)器組成的。該設計中系統(tǒng)實現(xiàn)的增益程控放大功能和增益程控衰減功能主要 是通過單片機、單片機外圍電路、接口技術以及一些單片機原理來完成的，單片機成了整個電路中的“中心樞紐”，在功能鍵的控制下，單片機來完成對各個模塊的控制。 2 概述 長春工程學院畢業(yè)設計（論文） 5 FLEX10KK 簡介 FLEX10K 是工業(yè)界第一個嵌入式的可編程邏輯器件，采用可重構(gòu)的 CMOS SRAM 工藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時也結(jié)合了眾多可編程器件的優(yōu)點來完成普通門陣列的宏功能。 VHDL 的特點 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 ? VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 長春工程學院畢業(yè)設計（論文） 9 圖 31 以 MCU 和 FPGA相結(jié)合的實現(xiàn)方案框圖 因為設計任務要求，相位差測量絕對誤差 △θ≤ 2186。 761U 2 AL M 3 3 9R7VCCA I N SB I N SB I N123J1CON3G N D＋－1 0 k?54＋－12 G N D3VCC2U 2 AR6VCC1 0 k?A I NL M 3 3 9BVCCG N D 長春工程學院畢業(yè)設計（論文） 11 圖 42 整形電路 FPGA 數(shù)據(jù)采集電路的設計 [9] FPGA 數(shù)據(jù)采集電路的功能就是實現(xiàn)將待測正弦信號的周期、相位差 轉(zhuǎn)變?yōu)?19 位的數(shù)字量。 、 分別接 EN、 RSEL。 另一種方法是動態(tài)掃描顯示。 74LS164 是一種 8 位高速串入 /并出的移位寄存器，隨著時鐘信號的高低變化，串行數(shù)據(jù)通過一個 2 輸入與門同步的送入，使用獨立于時鐘的主控復位端讓寄存器的輸出端變?yōu)榈碗娖?，并且采用肖特基鉗位電路以達到高速運行的目 的。 UI與交流電壓 u2的有效值 U2的關系為： 2)~( UU I ? [9] 在整流電路中，每只二極管所承受的最大反向電壓為： 22UURM ? 流過每只二極管的平均電流為： RUII RD ?? 其中： R 為整流濾波電路的負載電阻，它為電容 C 提供放電通路，放電時間常數(shù) RC應滿足： 2 )5~3( TRC ? [16] 其中： T=20ms 是 50Hz 交流電壓的周期。穩(wěn)壓器輸出電壓的可調(diào)范圍為 Uo=~37V，最大輸出電流 Iomax =。單片機讀