【正文】 7 0CBH F 1EH 一般來說在一個字節(jié)中按照 a、 b、 c、 d、 e、 f、 g 的順序放置字型碼，比如在一個共陰極數(shù)碼管上要顯示 “7”，則 a、 b、 c 段需被點亮。單相交流電經(jīng)過電源變壓器、整流電路、濾波電路和穩(wěn)定電路轉(zhuǎn)換成穩(wěn)定的直流電壓。電源變壓器的效率為： 12PP??[19] 其中： 2P 是變壓器副邊的功率， 1P 是變壓器原邊的功率。 UI與交流電壓 u2的有效值 U2的關(guān)系為： 2)~( UU I ? [9] 在整流電路中，每只二極管所承受的最大反向電壓為： 22UURM ? 流過每只二極管的平均電流為： RUII RD ?? 其中： R 為整流濾波電路的負載電阻，它為電容 C 提供放電通路，放電時間常數(shù) RC應滿足： 2 )5~3( TRC ? [16] 其中： T=20ms 是 50Hz 交流電壓的周期。穩(wěn)壓電路一般采用集成穩(wěn)壓器和一些外圍元件所組成。 ①固定電壓輸出穩(wěn)壓器 常見的有 CW78 ? （ LM78 ? ）系列三端固定式正電壓輸出集成穩(wěn)壓器； CW79 ?（ LM79 ? ）系列三端固定式負電壓輸出集成穩(wěn)壓器。穩(wěn)壓器的靜態(tài)電流 Io =8mA。穩(wěn)壓器輸出電壓的可調(diào)范圍為 Uo=~37V，最大輸出電流 Iomax =。 由于輸入電壓為電網(wǎng)電壓，一般情況下所需直流電壓的數(shù)值和電網(wǎng)電壓的有效值相差較大，因而電源 變壓器的作用顯現(xiàn)出來起到降壓作用。穩(wěn)壓電路的功能是使輸出直流電壓基本不受電網(wǎng)電壓波動和負載電阻變化的影響，從而獲得穩(wěn)定性足夠高的直流電壓 [16] 。 圖 51 系統(tǒng)程序結(jié)構(gòu) 單片機數(shù)據(jù)運算控制電路的軟件設計思路是，單片機不斷地從 FPGA 讀取信號的周期和 a、 b 信號相位差所對應的時間差，讀取數(shù)據(jù)后進行有關(guān)計算，并通過轉(zhuǎn)換后，送出給顯示模塊，實現(xiàn)頻率和相位差的顯示 。單片機讀取 FPGA 數(shù)據(jù)的程序流程圖如圖 53 所示 。其程序流程圖如圖 55 所示 。 USE 。 END ENTITY FPQ。 BEGIN IF RISING_EDGE(CLK) THEN IF TEMP=3 THEN TEMP:=0。 CL:=39。 長春工程學院畢業(yè)設計（論文） 25 CLKF=CL。 END ARCHITECTURE ART。 ENTITY SJJC IS PORT(CLKFC:IN STD_LOGIC。 END ENTITY SJJC。 SIGNAL ENA:STD_LOGIC。 ELSIF RISING_EDGE(CLKF) THEN IF ENA=39。 END IF。 長春工程學院畢業(yè)設計（論文） 26 END BLOCK SJJC。 USE 。 CLKAC,CLKBC:OUT STD_LOGIC。仿真觀測輸出用 LOADAC:OUT STD_LOGIC。 SIGNAL ENA:STD_LOGIC。 BEGIN CLKA=NOT CLKAA。 仿真觀測輸出用 PROCESS(CLKA) IS BEGIN IF RISING_EDGE(CLKA) THEN CLA=NOT CLA。 CLAC=CLA。 PROCESS(CLKB) IS BEGIN IF RISING_EDGE(CLKB) THEN CLB=NOT CLB。 PROCESS(CLKA,CLA) IS BEGIN IF CLKA=39。 THEN CLRA=39。 END IF。 數(shù)據(jù)鎖存模塊 如圖 510 圖 510 數(shù)據(jù)鎖存模塊 LIBRARY IEEE。 END ENTITY SJSC。EVENT AND CLB=39。 USE 。 DATA:OUT STD_LOGIC_VECTOR(18 DOWNTO 0))。 BEGIN SCXZ:BLOCK IS BEGIN PROCESS(EN,RSEL) IS BEGIN IF EN=39。=DATA=DATAA。 WHEN OTHERS=NULL。 END BLOCK SCXZ。 7 總結(jié) (1) 在系統(tǒng)的總體設計方面，考慮到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，本系統(tǒng)利用 FPGA和單片機相結(jié)合，構(gòu)成整個系統(tǒng)的測控主體，其中 FPGA 主要負責數(shù)據(jù)采集，而單片機則負責讀取 FPGA 采集到的數(shù)據(jù)進行有關(guān)計算處理，以及鍵盤和顯示的控制。 (5) 單片機數(shù)據(jù)運算控制電路的軟件設計思路是，單片機不斷地從 FPGA 讀取信號的周期和 a、 b 信號相位差所對應的時間差，讀取數(shù)據(jù)后進行有關(guān)計算，并通過轉(zhuǎn)換后，送出給顯示模塊實現(xiàn)頻率和相位差的顯示。 [6] 唐競新 .數(shù)字電子電路 . 清華大學出版社， [7] 趙新民，智能儀器原理及設計 .哈爾濱：哈爾濱工業(yè)大學出版社， 1989. [8] 康華光，電子技術(shù)基礎(chǔ) 模擬部分（第四版） .北京：高等教育出版社， 2021. [9] 吳超英 . 基于 CPLD/FPGA 技術(shù)的數(shù)字系統(tǒng)設計 [J]安徽工業(yè)大學學報 , 2021,(01)(56) [10] 劉夫江 .基于單片 機和 CPLD 的等精度數(shù)字頻率計設計 [J]. 山東大學 ,2021:(49) [11] 張永艷 . 基于復雜可編程邏輯器件及用 VHDL 語言編程的數(shù)字頻率計的設計 [J]. 內(nèi)蒙古大學 , 2021:(1015) [12] 張永安 . 基于 CPLD的多功能等精度數(shù)字頻率計的設計 [J]. 內(nèi)蒙古大學 , 2021:(2127) [13] 馬建國 . 電子系統(tǒng)設計 [M]. 北京 ,高等教育出版社 , 2021. [14] 楊剛 , 周群 . 電子系統(tǒng)設計與實踐 [M]. 北京 ,電子工業(yè)出版社 , 2021. [15] 謝自美 . 電子線路設計178。林老師 嚴謹細致、一絲不茍的作風一直是我工 作、學習中的榜樣 ， 不僅授我以 專業(yè)知識 ，而且教我做人，雖歷時 四 載，卻給以終生受益無窮之道。 感謝所有給我?guī)椭睦蠋熀屯瑢W，謝謝你們！ 長春工程學院畢業(yè)設計（論文） 36 附錄一 ： 單片機程序如下： ； DATAH EQU 40H 。 乘法占用 AD1 EQU 31H AD。 時間差 DATA2H EQU 43H DATA3 EQU 44H DATA33 EQU 45H AD0 EQU 30H 。 林 老師多次詢問 我的設計 進程，并為我指點迷津，幫助我開拓 設計 思路 、 精心點撥、熱忱鼓勵 。測試 [M]. 武漢 ,華中理工出版社 , 2021. [16] 周志敏主編 . 電源實用技術(shù)系列書 [M]. 北京 ,機械工業(yè)出版社 , 2021. [17] 徐愛鈞 . 8051 單片機實踐教程 [M]. 北京 ,電子工業(yè)出版社 , 2021. [18] 王修才 , 劉祖望 . 單片機接口技術(shù) [M]. 上海 ,復旦大學出版社 , 2021. [19] 黃智偉 . 全國大學生電子設計競賽系統(tǒng)設計 [M]. 北京 ,北京航空航天大學出版社 , 2021. [20]M. Tanaka and K. Nakayama, Jpn. J. Appl. Phys., Part 1 22, 233 _1983_. [21] Shigeru Hosoe et al., Precis. Eng. 17, 258 _1995_. [22] N. M. Oldham et al., Precis. Eng. 15, 173 _1993_. [23] A. Tselikov et al., 16, 1613 _1998_. [24] S. Mori et al., Opt. Eng. _Bellingham_ 27, 823 _1983_. [25]N. B. Yim et al., Meas. Sci. Technol. 11, 1131 _1991_. 長春工程學院畢業(yè)設計（論文） 34 [26]C. M. Wu et al., Meas. Sci. Technol. 7, 520 _1996_. 長春工程學院畢業(yè)設計（論文） 35 致 謝 畢業(yè)設計即將結(jié)束，大學生活也即將結(jié)束。這種顯示方式不僅可以得到較為簡單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出，這種連接方式不僅占用單片機端口少，而且充分利用了單片機的資源，容易掌握其編碼規(guī)律，簡化了軟件編程，在實驗過程中，也體現(xiàn)出較高的可靠性。 (3) FPGA 數(shù)據(jù)采集電路測量正弦波信號頻率的原理是：在正弦波信號整形后得到方波 長春工程學院畢業(yè)設計（論文） 32 信號的一個周期內(nèi)對周期為 Tc 秒的數(shù)據(jù)采樣信號進行計數(shù)，其計數(shù)結(jié)果乘以 1/Tc，就是被測正弦波信號的頻率，單位為 Hz。 長春工程學院畢業(yè)設計（論文） 30 6 系統(tǒng)仿真、測試 仿真生成模塊 圖 61 FPGA 程序仿真生成模塊 仿真結(jié)果 長春工程學院畢業(yè)設計（論文） 31 圖 62 FPGA 數(shù)據(jù)采集時序仿真圖 如圖 62, FPGA 數(shù)據(jù)采集時序仿真圖所示， FPGA 數(shù)據(jù)采集電路的輸入信號有： 1） CLK——系統(tǒng)工作用時鐘信號輸入端； 2） CLKAA， CLKBB——兩路被測信號輸入端； 3） EN——單片機發(fā)出的傳送數(shù)據(jù)使能信號，在 EN 的上升沿， FPGA 向單片機傳送數(shù)據(jù)； 4） RSEL——單片機發(fā)出的傳送數(shù)據(jù)類型信號，當 RSEL=0 時， FPGA 向單片機傳送被測信號頻率數(shù)據(jù)，當 RSEL=1 時， FPGA 向單片機傳送被測信號相位差數(shù)據(jù)。 END IF。139。 THEN CASE RSEL IS WHEN 39。 ARCHITECTURE ART OF SCXZ IS SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 DATABC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 THEN DATAB=DA； END IF； DATABC=DATAB； 仿真觀測輸出用 END PROCESS； PROCESS(LOADA) IS 提取周期數(shù)據(jù)進程 BEGIN IF RISING_EDGE(LOADA) THEN DATAA=DA； END IF； DATAAC=DATAA； 仿真觀測輸出用 END PROCESS； END BLOCK SJSC； 輸出選擇模塊 如圖 511 長春工程學院畢業(yè)設計（論文） 29 圖 511 輸出選擇模塊 LIBRARY IEEE。 SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLB:STD_LOGIC； SIGNAL LOADA:STD_LOGIC。 長春工程學院畢業(yè)設計（論文） 28 USE 。 仿真觀測輸出用 END PROCESS。 ELSE CLRA=39。 AND CLA=39。 CLBC=CLB。 仿真觀測輸出用 LOADAC=LOADA。 ENA=CLA。 長春工程學院畢業(yè)設計（論文） 27 CLKAC=CLKA。 BEGIN KZXH:BLO