【正文】 C3 = 0 (27) 1 1 0 0 0 1 0 C4 0 1 1 1 0 0 0 1 C5 0 C6 式 27可以表示為 :HCT=0T。 線性分組碼的主要性質 (1)封閉性：任意兩許用碼組之和（模 2和）仍為一許用碼組； (2)碼的最小距離等于非零碼的最小重量。線性分組碼中信息碼元和監(jiān)督碼元是用線性方程聯(lián)系起來的。 信道編碼的分類 信道編碼可以從不同的角度進行分類，主要有以下兩類： 從功能上分，信道編碼可以分為以下三類： (1)僅具有發(fā)現(xiàn)差錯功能的檢錯碼，如循環(huán)冗余校驗 CRC 碼、自動請求重傳 ARQ等； (2)具有自動糾正差錯功能的糾錯碼，如循環(huán)碼中的 BCH 碼、 RS 碼及卷積碼、級聯(lián)碼、 Turbo 碼； (3)既能檢錯又能糾錯的信道編碼，最典型的是混合 ARQ，又稱為 HARQ。 信道編碼的基本思想 信道編碼的基本思想是將每 k個連續(xù)的信息比特分成一組，經過適當?shù)臄?shù)字運算（編碼）后得到 n 個比特的輸出， 這 n 個比特組成的序列就被稱為一個碼字。 本論文安排如下： 第一章概括的敘述了 FPGA 和信道編碼的有關內容； 第二章詳細的介紹了信道編碼的知識，特別是線性分組碼、 CRC 碼、卷積碼和 RS碼； 第三章介紹了 FPGA 技術和 Verilog 語言以及 開發(fā)工具 QuartusⅡ ； 第四章對信道編碼的 FPGA 實現(xiàn)進行了理論驗證。因此，消息從發(fā)送端發(fā)出后，首先要經過信道編碼，之后再經過調制才能發(fā)送大連交通大學 2020 屆本科生畢業(yè)設計（論文） 2 出去；當然，接收端在解調后，也要經過譯碼才可以恢復出原始消息。通常，有效性用傳輸速率 R(比特 /信道符號 )衡量，可靠性用錯誤比特率 (BER)衡量。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 數(shù)字調制解調是無線通信中一個重要技術之一。 FPGA 即現(xiàn)場可編程門陣列，它是在 PLA、 GAL、 EPLD 等可編程器件的基礎上進一步發(fā)展的產物，是一種高度集成的可編程邏輯器件，它是作為 ASIC 領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點 [2]。大連交通大學 2020 屆本科生畢業(yè)設計（論文） 1 第一 章 緒論 隨著電子技術的快速發(fā)展，對通信系統(tǒng)功能的要求不斷提高。 FPGA 的結構靈活，其邏輯單元、可編程內部連線 和 I／ O 單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設計需求。 FPGA的基本特點主要有： 1）采用 FPGA 設計 ASIC 電路，用戶不需要投片生產，就能得到合 成 的芯片 ； 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片 ； 3） FPGA 內部有豐富的觸發(fā)器和 I／ O 引腳 ； 4） FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一 ； 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。與傳統(tǒng)的 DSP 或 GPP相比， FPGA 在某些信號處理任務中表現(xiàn)出非常強的性能，具有高吞吐率、架構和算法 靈活、并行計算、分配存儲以及動態(tài)配置等優(yōu)勢，因此能夠解決設計者在通信領域尤其是無線通信方面需 要一個高速通用硬件平臺來實現(xiàn)并驗證自己通信系統(tǒng)和相關算法的需求 [3]。但是，實際信道中 噪 聲的存在總會對傳輸信息產生干擾，從而可能降低通信可靠性 [4]?？梢娮鳛橥ㄐ畔到y(tǒng)的重要一環(huán)，信道編碼是較合理的解決通信有效性和可靠性這對矛盾的關鍵，也是實現(xiàn)通信系統(tǒng)經濟性所必需的 [5]。 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 3 第二 章 信道編碼 信道編 碼 信道編碼的簡介 移動傳輸信道中存在著一定的噪聲和衰落，必然會對其中傳輸?shù)男畔⒁胧д婧托盘柵袥Q錯誤，因此需要采用信道差錯控制碼來檢測和糾正這些錯誤比特。好的糾錯編碼所產生的碼字應具有的特性是：在所有的碼字集合中，所有碼字之間的區(qū)別盡可能大，從而使通信系統(tǒng)中無法糾正或檢測的信道錯誤盡可能少。 從結構和規(guī)律上分，信道編碼編碼可以分為兩類： (1)線性碼：監(jiān)督關系方程是線性 方程的信道編碼，稱為線性碼。線性碼建立在代數(shù)學群論基礎上，線性碼各許用碼組的集合構成代數(shù)學中的群，因此，又稱群碼。 線性分組碼的基本原理 下面以（ 7,3）分組碼為例介紹線性分組碼的基本原理 。稱 H 為監(jiān)督矩陣，若 H=（ P I） 其中 I 為單位矩陣，則稱 C為系統(tǒng)（組織）碼 。對通信的可靠性檢查就需要“校驗”，校驗是從數(shù)據(jù)本身進行檢查 [8]。 生成多項式應滿足以下原則： (1)生成多項式的最高位和最低位必須為 1。 CRC 碼校驗的原理 CRC 校驗的基本思想是利用線性編碼理論，串行傳送的信息 M(x)是一串 k 位二進制序列，在 它被發(fā)送的同時，被一個先選擇“生成多項式”相除，“生成多項式”長 r+1位，相除后得到 r 位的余數(shù)就是校驗位，它拼接到原 k 位有效信息后面，即形成了 CRC碼 [9]。 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 7 卷積碼的編碼原理 卷積碼通常用 （ n,k,m）表示，它是把 k個信息比特編成 n 個編碼比特，通常 k和 n很小，特別適宜于以串行 方式傳輸信息，延時小。 卷積碼的描述方法 卷積碼的編碼描述方法分為兩大類型：解析表示法和圖形表示法 。 通常卷積碼通過移位寄存器組成的網格結構來描述，（ 2,1,2）卷積碼是由 k=1 即一個輸入端， n=2 即兩個輸出端， m=2 即兩級移位寄存器所組成的有限狀態(tài)的有記憶系統(tǒng)。首先，說明卷積編碼器的狀態(tài)。 對于一個（ 2,1,2）卷積碼編碼器，已知 k=1， m=2， mk=2,則其可能的狀態(tài)數(shù)是 22=4個。所以為決定下一時刻編碼器的輸出。例如，若當前的狀態(tài)為 11，即 d狀態(tài)，則當下一時刻的輸入信息位 u1=0時，輸出碼字 c1=01， 下一個狀態(tài)為狀態(tài) c。 （ 2） 對任 意 a,b∈ F,有 a?b∈ F。域中任意兩個元素的和仍是域大連交通大學 2020 屆本科生畢業(yè)設計（論文） 10 中的元素，并且滿足交換律和分配律。 域 F 中元素的個數(shù)叫作 F 的階，如果 F 的階是無限的，就把 F 叫作無限域。 可以證明，任何有限域元素的個數(shù)一定是某一素數(shù)的冪。令 Fp表示所有小于 p的非負整數(shù)的集合即 ： Fp={0,1,2，???， p1} 雖然，對于普通的加法和乘法， Fp不封閉，所以它不是域?？梢宰C明，若 q 不是素數(shù)，則 Fq對模 q加法和乘法也不是域。 上述（ 1）（ 2）（ 3）（ 4）運算規(guī)則往往被稱作交換群公理。與域的情況相似，若 G 含有無限多個元素，則 G叫作無限交換群。 可以證明，若 G是有限交換群，則 G中任一元素都是有限階的。而將有限域乘法群的生成元成為這個有限域的本原元。 有限域 GF（ 2n）的元素可以用所有次數(shù)低于 n的多項式來代表；有限域 GF（ 2n）中的 2n 1 個非零元素又可以 用本原元的各次（從 1~2n 1）冪來代表。 以 GF（ 24）域為例 ，來說明最小多項式的求法。這種關系是通過近代代數(shù)理論，找出多 項式的根與碼距的確定關系。它最早由 Reed 和 Solomon 提出，稱為 Reed—Solomon 碼，簡稱 為 RS 碼。 由于 RS 碼是對多進制符號糾錯， RS 碼可用于糾正突發(fā)錯誤。另外它的邏輯功能絕不限于邏輯門，而是可以具有較為復雜的邏輯功能，從而使得整個芯片的功能大大加強 [11]。基于這種情況，可編程邏輯器件的出 現(xiàn)和發(fā)展大大改變了傳統(tǒng)的設計方法，這種方法使得電子系統(tǒng)設計變得更加簡單方便，靈活快速 現(xiàn)在隨著系統(tǒng)級 FPGA 以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調設計和系統(tǒng)設計變得越來越重要。 可編程 I/O 單元支持的電氣標準因工藝而異，不同器件商不同器件族的 FPGA 支持的 I/O 標準也不同，一般來說，常見的電氣標準有 LVTTL、 LVCMOS、 SSTL、 HSTL、LVDS、 LVPECL 和 PCI 等。 FPGA 內部嵌入可編程 RAM模塊，大大地拓展了 FPGA 的應用范圍和使用靈活性。 （ 6） 內嵌專用硬核 這里的內嵌專用硬核主要指那些通用性相對較弱，不是所有 FPGA 器件都包含硬核（ Hard Core） 。幾乎所有應用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場合均可應用 FPGA。 三是 FPGA 內部有豐富的觸發(fā)器和 I／ O 引腳。 鑒于本次畢業(yè)設計的需求，我選擇了 FPGA 中的開發(fā)工具 QuartusII。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充 分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。 Verilog 語言 Verilog HDL語言是 1983年由 GDA(Gateway Design Automation)公司的 Phil Moorby首創(chuàng)的，之后 Moorby 又設計了 Verilog—XL仿真器， Verilog—XL仿真器大獲成功，也使得 Verilog HDL 語言得到推廣使用。 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 17 在本次畢業(yè)設計中我采用了 Verilog 語言對信道編碼進行編程。目前常用的硬件描述語言有 VHDL 和 Verilog HDL,它們都已經成為 IEEE 標準。 ③ Verilog HDL 程序的書寫格式自由，一行可以寫幾個語句，一個語句也可以分多行寫。從語法結構上看， Verilog HDL語言與 C 語言有許多相同相似之處，繼承和借鑒了 C 語言的很多語法結構，表 31 中列舉了兩種語言的許多相似之處，表 32中對比了兩者的運算符，可以看出兩者的運算符幾乎相同。 amp。 按位與 | | 按位或 ^ ^ 按位異或 左移 右移 ?: ?: 等同于 ifelse Verilog HDL 語言的特點 既能進行全面綜合的電路設計，又可用于電路的模擬仿真。 內置各種基本邏輯門，如 and、 or 和 nand 等，可方便的進行門級結構描述；內置各種開關級元件，如 pmos、 nmos 和 cmos 等，可進行開關級的建模。 QuartusⅡ 設計流程 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 19 利用 Verilog 完成軟件編程后，必須借助 EDA 工具中的綜合器、適配器、時序仿真器和編輯器等工具進行相應的處理，才能 使此項設計在 FPGA 上完成硬件實現(xiàn)，并得到硬件測試。這里以卷積碼 conv 為例 ,在 D 盤中，路徑為 D:\， 輸入源程序。選擇 FileSave As 命令，找到已經建立的文件夾 D:\conv,存盤文件名應該與實體名一致，即 。 圖 34 創(chuàng)建工程 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 21 （ 2）將設計文件加入工程中。 可以通過 “Show in’Available device’list”中的參數(shù)設置來快速找到所需的芯片，其中 Package 選擇 PQFP,Pin count 選擇 208， Speed grade 選擇 8。 在工具欄中選擇 Assignmentssettings,如圖 37 所示在 “Simulation mode”欄中選擇 Functional 進行功能仿真，然后選擇 “OK”。在工具欄中選擇 AssignmentsSettings 命令， 如圖 39所示， 在彈出的窗口中選擇 Device,目標芯片為 EP2C5Q208C8。在如圖 311 所示的圖中選中 Configuration 選項卡，選中 Generate pressed bitstreams 復選框，就能產生用于 EPCS 的 POS 壓 縮配置文件。 圖 312 器件引腳“不用引腳”選項 當編譯成功后會出現(xiàn)如圖 313所示對話框 ： 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 25 圖 313 編譯成功界面 大連交通大學 2020 屆本科生畢業(yè)設計（論文） 26 第四章 信道編碼的 FPGA 實現(xiàn) 線性分組碼的 FPGA 實現(xiàn) 例如：用 Ver