【正文】 畢業(yè)論文 題目：基于FPGA的智能電梯控制系統(tǒng)的實(shí)現(xiàn) 2010 年 12 月 07 日摘要智能電梯控制系統(tǒng)的設(shè)計(jì)思想智能電梯的編寫(xiě)的過(guò)程也不是一帆風(fēng)順的。而且我試過(guò)好多種方法去實(shí)現(xiàn)電梯的狀態(tài)的轉(zhuǎn)移。起初我想到的肯定是有限狀態(tài)機(jī)。不過(guò)由于開(kāi)始我想到只有六個(gè)請(qǐng)求（分別為1~6樓），后來(lái)在老師的啟發(fā)下和東十二樓的電梯實(shí)際運(yùn)行情況我發(fā)現(xiàn)，6個(gè)按鈕肯定是不夠的，所以我又加了5個(gè)向上的請(qǐng)求按鈕和5個(gè)向下的請(qǐng)求按鈕，這樣總共就有16個(gè)按鈕了，由于當(dāng)時(shí)我沒(méi)有想到用信號(hào)并置的方法，所以需要分析的情況實(shí)在是太多了，我也沒(méi)有信心了。不過(guò)問(wèn)題始終都是要得到解決的，后來(lái)我在我們寢室的一個(gè)同學(xué)的參考書(shū)上看到了一個(gè)用VHDL語(yǔ)言編寫(xiě)的智能電梯控制器的程序，不過(guò)很不完整，它給我的最大的啟發(fā)就是“信號(hào)并置的算法”，我才發(fā)現(xiàn)這樣一來(lái)的話，我的工作量就大大減少了。當(dāng)時(shí)我不僅采用“信號(hào)并置的算法”外，還采納了它的“以樓層為電梯的狀態(tài)轉(zhuǎn)移的依據(jù)”的思想，這確實(shí)是一個(gè)不錯(cuò)的方法，不過(guò)當(dāng)時(shí)我一直沒(méi)有任何進(jìn)展，一是它是用VHDL語(yǔ)言編寫(xiě)的，而且我對(duì)這個(gè)語(yǔ)言不是很熟悉所以不是特別理解。后來(lái)竟然干起了把VHDL語(yǔ)言翻譯成verilog語(yǔ)言的工作，這樣沒(méi)有任何含金量的工作讓我浪費(fèi)了不少時(shí)間。現(xiàn)在想起來(lái)，我才發(fā)現(xiàn)我竟然迷失了自己，我原先自己的算法已經(jīng)被丟失了，留下了的僅僅是一些他人的程序。“以樓層為電梯的狀態(tài)轉(zhuǎn)移的依據(jù)”的編程方法讓我沒(méi)有得到任何進(jìn)展，我放棄的這種處理多種狀態(tài)的方法，繼而轉(zhuǎn)向了我原先的“有限狀態(tài)機(jī)”的方法。使用三段式的有限狀態(tài)機(jī)的方法也花了很多時(shí)間去修正和改善。實(shí)現(xiàn)了基本的功能，當(dāng)時(shí)一遇到比較復(fù)雜的情況時(shí)（比喻同時(shí)有幾個(gè)人在請(qǐng)求或者是同時(shí)有兩個(gè)在不同樓層的請(qǐng)求時(shí)電梯該如何運(yùn)行呢，這些特殊情況我在當(dāng)時(shí)一直沒(méi)有找到合適和有效的方法去解決）。關(guān)鍵詞：信號(hào)并置verilog 狀態(tài)機(jī)Intelligent elevator control system design thought AbstractIntelligent elevator pilation process is not easy. And I tried a variety of ways to realize the transfer of the state. At first I thought the affirmation is a finite state machine. But due to start I thought only six request (respectively for 1 ~ 6 / f) and then in teacher inspired and east ten on the second floor of the elevator actual operation situation I found, 6 button affirmation is not enough, so I added five upward request button and five downward request button, so it has 16 button, because at that time I didn39。t think by signal and inverted method, so need analysis of true is too many, I also have no confidence. Nevertheless the problem are always to be solved, later I in our bedroom is a classmate of reference books on saw a with VHDL language preparation intelligent elevator controller program, but is not plete, it gives me the greatest inspiration is signal and inverted algorithm, I discovered this way, then my workload is greatly was not only use signal and inverted algorithm outside, still adopted its to the floor for elevator status transfer basis thought, it is really a good method, but I haven39。t made any progress, one is it is with VHDL language preparation, and I39。m not very familiar with the language so not particularly understanding. Later unexpectedly raised the VHDL language translation into verilog language job, so that no measure of work let I waste a lot of time. Now that I think about it, I found that I had lost themselves, I had his own algorithm has been lost, leaving the others are only some of the program. To the floor for elevator status transfer basis programming method, let I haven39。t got any progress, I give up this handle a variety of state method, then turned to my original finite state machine method. Use the finite state machine 3sectional methods also spent a lot of time to modify and improve. Realize the basic functions, when a meet more plex situations (parables meanwhile several people in request or is also have two in different floor request? How should the elevator running these special cases I at that time has not find appropriate and effective approach to solve).Abstract KEY WORDS： A signal and buy verilog State machine目 錄第一章 概述摘要 7 EDA概述 7 7 EDA的特 8 EDA的應(yīng)用 8 FPGA的簡(jiǎn)介及特點(diǎn) 9 VHDL語(yǔ)言及程序概述 11 VHDL語(yǔ)言的發(fā)展 .11 VHDL語(yǔ)言的特點(diǎn) 11 VHDL語(yǔ)言程序的基本結(jié)構(gòu) 13 13第二章 電梯控制系統(tǒng)的分析 15 15 16 我國(guó)電梯的發(fā)展概況 16 電梯設(shè)計(jì)的具體目的及控制要求 17 17 電梯控制系統(tǒng)狀態(tài)圖分析 18第三章 電梯控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) 21 MAX+PLUSII的介紹 21 電梯控制系統(tǒng)的VHDL語(yǔ)言設(shè)計(jì)及仿真 22 模塊示意圖和輸入輸出描述 22 模塊設(shè)計(jì)過(guò)程 25 波形仿真 26 電梯控制系統(tǒng)的實(shí)驗(yàn)平臺(tái)實(shí)現(xiàn) 32結(jié)論與體會(huì) .33致謝 .35附件程序 .35參考文獻(xiàn) .49第一章 概述摘要 EDA概述EDA在通信行業(yè)（電信）里的另一個(gè)解釋是企業(yè)數(shù)據(jù)架構(gòu)，EDA給出了一個(gè)企業(yè)級(jí)的數(shù)據(jù)架構(gòu)的總體視圖，并按照電信企業(yè)的特征，進(jìn)行了框架和層級(jí)的劃分。 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。 現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。 EDA的特點(diǎn)(1) 高層綜合和優(yōu)化為了能更好地支持自頂向下的設(shè)計(jì)方法，現(xiàn)代的EDA工具能夠在系統(tǒng)進(jìn)行綜合和優(yōu)化，這樣就縮短了設(shè)計(jì)的周期，提高了設(shè)計(jì)效率。(2)采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)采用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前EDA技術(shù)的另一個(gè)特征。與傳統(tǒng)的原理圖設(shè)計(jì)方法相比，HDL語(yǔ)言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計(jì)者在比較抽象的層次上對(duì)所設(shè)計(jì)系統(tǒng)的結(jié)構(gòu)和邏輯功能進(jìn)行描述。采用HDL語(yǔ)言設(shè)計(jì)的突出優(yōu)點(diǎn)是：語(yǔ)言的公開(kāi)性和利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用，交流，保存和修改等。目前最常用的硬件描述語(yǔ)言有VHDL和Verilog HDL,它們都已經(jīng)成為IEEE標(biāo)準(zhǔn)。（3）開(kāi)放性和標(biāo)準(zhǔn)化現(xiàn)代EDA工具普遍采用標(biāo)準(zhǔn)化和開(kāi)放性框架結(jié)構(gòu)，任何一個(gè)EDA系統(tǒng)只要建立了一個(gè)符合標(biāo)準(zhǔn)的開(kāi)放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具儀器進(jìn)行設(shè)計(jì)工作。這樣就可以實(shí)現(xiàn)各種EDA工具的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。 EDA的應(yīng)用隨著電子技術(shù)的發(fā)展，可編程邏輯器件和eda技術(shù)已廣泛應(yīng)用于通信、工業(yè)自動(dòng)化、智能儀表、圖像處理、計(jì)算機(jī)等領(lǐng)域。EDA(ElectronincDesign Automation,電子設(shè)計(jì)自動(dòng)化)技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門(mén)新技術(shù)，它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法。EDA技術(shù)的發(fā)展和推廣應(yīng)用極大地推動(dòng)了電子工業(yè)的發(fā)展。隨著EDA技術(shù)的發(fā)展，硬件電子電路的設(shè)計(jì)幾乎全部可以依靠計(jì)算機(jī)來(lái)完成，這樣就大大縮短了硬件電子電路設(shè)計(jì)的周期，從而使制造商可以快速開(kāi)發(fā)出品種多、批量小的產(chǎn)品，以滿足市場(chǎng)的眾多需求。EDA教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣是當(dāng)今世界的一個(gè)技術(shù)熱點(diǎn)，EDA技術(shù)是現(xiàn)代電子工業(yè)中不可缺少的一項(xiàng)技術(shù)。 FPGA的簡(jiǎn)介及特點(diǎn)背景目前以硬件描述語(yǔ)言（Verilog或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。 　　系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。 　　FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。 CPLD與FPGA的關(guān)系　　早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可以編輯邏輯單元。CPLD邏輯門(mén)的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而FPGA通常是在幾萬(wàn)到幾百萬(wàn)。 　　CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接