基于cpld的汽車尾燈控制器設(shè)計(jì)報(bào)告(已修改)
2025-06-30 14:11 本頁面
【正文】 實(shí)驗(yàn)一 應(yīng)用QartusII完成點(diǎn)亮LED設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康耐ㄟ^此實(shí)驗(yàn)讓用戶逐步了解、熟悉和掌握FPGA開發(fā)軟件QuartusII的使用方法及Verilog HDL的編程方法。本實(shí)驗(yàn)力求以詳細(xì)的步驟和講解讓讀者以最快的方式了解EDA技術(shù)開發(fā)以及軟件的使用，從而快速入門并激起讀者對EDA技術(shù)的興趣。二、實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)的內(nèi)容是建立可用于控制LED亮/滅的簡單硬件電路，要求點(diǎn)亮SmartSOPC實(shí)驗(yàn)箱上的4個(gè)發(fā)光二極管（LEDLEDLED5和LED7）。具體包括：1）使用QuartusII建立工程；2）QuartusII工程設(shè)計(jì)；3）設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng)；4）下載硬件設(shè)計(jì)到目標(biāo)FPGA；5）觀察LED的狀態(tài)。三、實(shí)驗(yàn)原理FPGA器件同單片機(jī)一樣，為用戶提供了許多靈活獨(dú)立的輸入/輸出I/O（單元）。FPGA每個(gè)I/O口可以配置為輸入、輸出、雙向I/O、集電極開路和三態(tài)門等各種組態(tài)。做為輸出口時(shí)，F(xiàn)PGA的I/O口可以吸收最大為24mA的電流，可以直接驅(qū)動(dòng)發(fā)光二極管LED等器件。所以只要正確分配并鎖定引腳后，在相應(yīng)的引腳上輸出低電平“0”，就可實(shí)現(xiàn)點(diǎn)亮該發(fā)光二極管的功能。四、實(shí)驗(yàn)步驟1）使用QuartusII建立工程（1）打開QuartusII軟件并建立工程從File→New Project Wizard…來建立新的工程。工程向?qū)υ捒蛑饕ǎ?、名稱和頂層實(shí)體。（本次實(shí)驗(yàn)涉及芯片為Cyclone系列的EP1C6Q240C8）。（2）建立圖形設(shè)計(jì)文件從File→New…打開新建文件對話框，選擇Block/Schematic 。（3）建立文本編輯文件從File→New…打開新建文件對話框，選擇Verilog HDL 。2）QuartusII工程設(shè)計(jì) （1）在Verilog HDL文件中編寫源程序a．在Project ，在彈出的對話框中單擊Set as Toplevel Entiy選項(xiàng)?！鶶tart→Start Analysis amp。 Synthesis 進(jìn)行綜合編譯，也可使用工具欄的綜合編譯按鈕啟動(dòng)編譯。，則找出并改正錯(cuò)誤，直到編譯成功。（2）從設(shè)計(jì)文件創(chuàng)建模塊a．在Project ，在彈出的對話框中單擊Set as Toplevel Entiy選項(xiàng)。b．在File→Create/Updata項(xiàng)選擇Create Symbol File for Current file ，單擊確定。（3）（4）添加引腳和其它基本單元（5）（6）器件和管腳的其它設(shè)置 將沒有用到的管腳設(shè)置為三態(tài)輸入。3）設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng)（1）設(shè)置編譯選項(xiàng)（2）編譯硬件系統(tǒng)在Project ，在彈出的對話框中單擊Set as Toplevel Entiy選項(xiàng)。選擇Processing→Start Compilation 進(jìn)行全程編譯，并改正出現(xiàn)的錯(cuò)誤。出現(xiàn)的警告信息忽略不計(jì)。（3）查看編譯報(bào)告4）下載硬件設(shè)計(jì)到目標(biāo)FPGA使用下載電纜連接實(shí)驗(yàn)箱的JTAG口與主計(jì)算機(jī)，接通實(shí)驗(yàn)箱電源。5）觀察LED的狀態(tài)五、實(shí)驗(yàn)程序 module led(led)。 output[7:0] led。 assign led = 839。b10101010。 endmodule六、結(jié)果分析 觀察LED的狀態(tài)，LED1，LED3，LED5，LED7，四個(gè)發(fā)光二極管亮。由于實(shí)驗(yàn)箱上發(fā)光二極管共陽級，所以當(dāng)相應(yīng)引腳輸出為低電平時(shí)，發(fā)光二極管亮?？梢孕薷某绦蛑械腶ssign語句中的led的取值，實(shí)現(xiàn)將不同位置的led燈的點(diǎn)亮。實(shí)驗(yàn)二 流水燈實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?通過此實(shí)驗(yàn)讓用戶進(jìn)一步了解、熟悉和掌握CPLD/FPGA開發(fā)軟件的使用方法及Verilog HDL的編程方法。學(xué)習(xí)簡單時(shí)序電路的設(shè)計(jì)和硬件測試。二、實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)的內(nèi)容是建立可用于控制LED流水燈的簡單硬件電路,要求在SmartSOPC實(shí)驗(yàn)箱上實(shí)現(xiàn)LED1LED8發(fā)光二級管流水燈顯示。三、實(shí)驗(yàn)原理 （1）在LED1LED8引腳上周期性的輸出流水?dāng)?shù)據(jù)，如原來輸出的數(shù)據(jù)是11111100則表示點(diǎn)亮LEDLED2，流水一次后，輸出的數(shù)據(jù)應(yīng)該為11111000，而此時(shí)則應(yīng)點(diǎn)亮LED1LED3三個(gè)LED發(fā)光二級管。就可以實(shí)現(xiàn)LED流水燈。為了觀察方便，流水速率最好在2Hz左右。 （2）int_div分頻模塊說明：int_div模塊是一個(gè)占空比為50%的任意整數(shù)分頻器。輸入時(shí)鐘為clock，輸入時(shí)鐘為clk_out。更改F_DIV和F_DIV_WIDTH的參數(shù)值即可實(shí)現(xiàn)不同的分頻系數(shù)。 （3）系統(tǒng)框圖如下：四、實(shí)驗(yàn)步驟1）啟動(dòng)QuartusII建立一個(gè)空白工程，（具體步驟參見實(shí)驗(yàn)一）。2）新建Verilog ，輸入程序代碼并保存，進(jìn)行綜合編譯，若在編譯過程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。3）從設(shè)計(jì)文件創(chuàng)建模塊。4）。5）。6）選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行鎖定。7）。對該工程文件進(jìn)行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。8）最后拿出跳線短接帽跳接到SmartSOPC實(shí)驗(yàn)箱上JP6的LED0LED7，使LED1LED8分別與FPGA引腳50、535176和4749相連。拿出Altera ByteBlasterII下載電纜，并將此電纜的兩端分別接到PC機(jī)的打印機(jī)并口和QuickSOPC核芯板上的JTAG下載口上，打開電源，執(zhí)行下載命令，把程序下載到FPGA器件中，此時(shí)，即可在SmartSOPC實(shí)驗(yàn)箱上看到流水燈。9）更改分頻模塊（int_div）的分頻系數(shù)，并重新編譯下載，觀察流水燈的變化。
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