【正文】 EXIT第 5章　門(mén)電路與可編程邏輯器件 EXIT概　述邏輯門(mén)電路可編程邏輯器件CPLD/FPGA的基本結(jié)構(gòu)VHDL描述邏輯門(mén)電路本章小結(jié)EXIT TTL 即 TransistorTransistor Logic CMOS 即 Complementary MetalOxideSemiconductor 一、門(mén)電路的作用和常用類(lèi)型 按功能特點(diǎn)不同分 普通門(mén)(推拉式輸出 ) CMOS傳輸門(mén) 輸出開(kāi)路門(mén) 三態(tài)門(mén) 門(mén)電路 (Gate Circuit) 指用以實(shí)現(xiàn)基本邏輯關(guān)系和常用復(fù)合邏輯關(guān)系的電子電路。是構(gòu)成數(shù)字電路的基本單元之一按邏輯功能不同分 與門(mén) 或門(mén) 非門(mén) 異或門(mén) 與非門(mén) 或非門(mén) 與或非門(mén) 按電路結(jié)構(gòu)不同分 TTL 集成門(mén)電路 CMOS 集成門(mén)電路 　 　 輸入端和輸出端都用三極管的邏輯門(mén)電路。 　　用互補(bǔ)對(duì)稱(chēng) MOS 管構(gòu)成的邏輯門(mén)電路。 EXIT二、高電平和低電平的含義 高電平和低電平為某 規(guī)定范圍 的電位值，而非一固定值。 高電平信號(hào)是多大的信號(hào)？低電平信號(hào)又是多大的信號(hào)？10高電平低電平01高電平低電平正邏輯體制 負(fù)邏輯體制由門(mén)電路種類(lèi)等決定 EXIT 自 20世紀(jì) 60年代以來(lái)，數(shù)字集成電路已經(jīng)歷了從 SSI、 MSI、 LSI到 VLSI的發(fā)展過(guò)程。數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同大致可以分為三類(lèi)： ① 通用型中、小規(guī)模集成電路； ② 用軟件組態(tài)的大規(guī)模、 超大規(guī)模集成電路， 如微處理器、單片機(jī)等； ③ 專(zhuān)用集成電路 ASIC。 ? 為用戶(hù)需要而設(shè)計(jì)的 LSI或 VLSI電路。可以通過(guò) VHDL硬件描述語(yǔ)言和專(zhuān)門(mén)的開(kāi)發(fā)平臺(tái)，將 LSI或 VLSI電路下載寫(xiě)入到PLD可編程邏輯器件上，構(gòu)成單片數(shù)字集成系統(tǒng)或?qū)Ｓ脭?shù)字集成電路 ASIC。能完成這種功能的器件就是 PLD可編程邏輯器件。三、可編程邏輯器件 EXITABC V1 V2V3V4V5V6VD1VD2VD3R1 R2 R4R5RB RCB1C1C2E2 YVCC+5V輸入級(jí) 中間倒相級(jí) 輸出級(jí)STTL系列與非門(mén)電路邏輯符號(hào) k? 900 ? 50 ? k?500 ? 250 ? TTL 門(mén)電路的工作原理 一、典型 TTL 與非門(mén)電路 （ CT54/74S系列為例） 除 V4外，采用了抗飽和三極管，用以提高門(mén)電路工作速度。V4不會(huì)工作于飽和狀態(tài)，因此用普通三極管。 輸入級(jí)主要由多發(fā)射極管 V1 和基極電阻 R1 組成，用以實(shí)現(xiàn)輸入變量 A、 B、 C 的與運(yùn)算。 VD1 ~ VD3 為輸入鉗位二極管，用以抑制輸入端出現(xiàn)的負(fù)極性干擾。正常信號(hào)輸入時(shí)， VD1 ~ VD3不工作，當(dāng)輸入的負(fù)極性干擾電壓大于二極管導(dǎo)通電壓時(shí)，二極管導(dǎo)通，輸入端負(fù)電壓被鉗在 V上，這不但抑制了輸入端的負(fù)極性干擾，對(duì) V1 還有保護(hù)作用。 中間級(jí)起倒相放大作用， V2 集電極 C2 和發(fā)射極 E2 同時(shí)輸出兩個(gè)邏輯電平相反的信號(hào)，分別驅(qū)動(dòng) V3和 V5。 RB、 RC 和 V6 構(gòu)成有源泄放電路，用以減小 V5管開(kāi)關(guān)時(shí)間，從而提高門(mén)電路工作速度。 輸出級(jí)由 V V R R5和 V5組成。其中 V3 和 V4 構(gòu)成復(fù)合管，與 V5 構(gòu)成推拉式輸出結(jié)構(gòu)，提高了負(fù)載能力。 EXIT　　 VD1 ~ VD3 在正常信號(hào)輸入時(shí)不工作，因此下面的分析中不予考慮。 RB、 RC 和V6 所構(gòu)成的有源泄放電路的作用是提高開(kāi)關(guān)速度，它們不影響與非門(mén)的邏輯功能，因此下面的工作原理分析中也不予考慮。 因?yàn)榭癸柡腿龢O管 V1的集電結(jié)導(dǎo)通電壓為 V，而 V V5 發(fā)射結(jié)導(dǎo)通電壓為 V，因此要使 V1 集電結(jié)和 V V5 發(fā)射結(jié)導(dǎo)通，必須 uB1 ≥ V。 V V V 輸入端有一個(gè)或數(shù)個(gè)為 低電平時(shí)， 輸出高電平。 輸入低電平端對(duì)應(yīng)的發(fā)射結(jié)導(dǎo)通， uB1= V + V = 1 VV1管其他發(fā)射結(jié)因反偏而截止。1 V這時(shí) V V5 截止。 V2 截止使 V1 集電極等效電阻很大，使 IB1 IB1(sat) ， V1 深度飽和。V2 截止使 uC2 ? VCC = 5 V，5 V因此，輸入有低電平時(shí)，輸出為高電平。截止截止深度飽和V3 微飽和， V4 放大工作。uY = 5V V V = V電路輸出為高電平。微飽和放大二、 TTL 與非門(mén)的工作原理 EXIT綜上所述 ,該電路實(shí)現(xiàn)了與非邏輯功能 ,即 V V V因此， V1 發(fā)射結(jié)反偏而集電極正偏，稱(chēng) 處于倒置放大狀態(tài)。 V這時(shí) V V5 飽和。 uC2 = UCE2(sat) + uBE5 = V + V = 1 V使 V3 導(dǎo)通，而 V4 截止。1 V uY = UCE5(sat) ? V 輸出為低電平 因此，輸入均為高電平時(shí)，輸出為低電平。 V V4 截止使 V5 的等效集電極電阻很大，使 IB5 IB5(sat) ，因此 V5 深度飽和。倒置放大飽和飽和截止導(dǎo)通　　 TTL 電路輸入端懸空時(shí)相當(dāng)于輸入高電平。 輸入均為高電平時(shí)， 輸出低電平 VCC 經(jīng) R1 使 V1 集電結(jié)和 VV5 發(fā)射結(jié)導(dǎo)通，使 uB1 = V。深注意EXITBAY 非門(mén)的線(xiàn)與連接　 　 圖示電路為兩個(gè)非門(mén)的輸出端直接連接的情況。其輸出與輸入間的關(guān)系為 兩個(gè)邏輯門(mén)輸出端相連，可以實(shí)現(xiàn)兩輸出相 與 的功能，稱(chēng)為 線(xiàn)與 ?！?　 在用門(mén)電路組合各種邏輯電路時(shí)，如果能將輸出端直接并接，有時(shí)能大大簡(jiǎn)化電路?！?　 前面介紹的推拉式輸出結(jié)構(gòu)的 TTL門(mén)電路是不能將兩個(gè)門(mén)的輸出端直接并接的。三、 其他功能的 TTL 門(mén)電路 EXIT 兩個(gè)與 非門(mén)輸出 直接相連接的情況VCCT4T3D4 Y1VCCT4T3D4Y2T2VOHVOL　 　 如圖 所示的連接中，如果Y1輸出為高電平， Y2輸出為低電平，由于推拉式輸出級(jí)總是呈現(xiàn)低阻抗，因此將會(huì)有一個(gè)很大的負(fù)載電流流過(guò)兩個(gè)輸出級(jí)，該電流遠(yuǎn)遠(yuǎn)超過(guò)正常工作電流，甚至?xí)p壞門(mén)電路?！?　 為了使 TTL門(mén)能夠?qū)崿F(xiàn)線(xiàn)與 ，把輸出級(jí)改為集電極開(kāi)路的結(jié)構(gòu)，簡(jiǎn)稱(chēng) OC門(mén) 。EXIT 使用時(shí)需 外接上拉電阻 RL 即 Open collector gate， 簡(jiǎn)稱(chēng) OC 門(mén)。 常用的有集電極開(kāi)路與非門(mén)、三態(tài)門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)等。它們都是在與非門(mén)基礎(chǔ)上發(fā)展出來(lái)的， TTL 與非門(mén)的上述特性對(duì)這些門(mén)電路大多適用。 VC 可以等于 VCC也可不等于 VCC ?（一）集電極開(kāi)路與非門(mén) 1. 電路、邏輯符號(hào)和工作原理 　　輸入都為高電平時(shí)， V2 和 V5 飽和導(dǎo)通，輸出為低電平 UOL ? V 。　　輸入有低電平時(shí)， V2和 V5 截止，輸出為高電平 UOH ? VC 。 因此具有與非功能。 工作原理 OC門(mén)EXIT 相當(dāng)于與門(mén)作用。 因?yàn)? Y Y2 中有低電平時(shí)， Y 為低電平；只有 Y Y2 均為高電平時(shí)， Y才為高電平，故 Y = Y1 Y2。2. 應(yīng)用 (1) 實(shí)現(xiàn)線(xiàn)與　　兩個(gè)或多個(gè) OC 門(mén)的輸出端直接相連，相當(dāng)于將這些輸出信號(hào)相與，稱(chēng)為線(xiàn)與。 Y　　只有 OC 門(mén)才能實(shí)現(xiàn)線(xiàn)與。普通 TTL 門(mén)輸出端不能并聯(lián)，否則可能損壞器件。注意EXIT(2)驅(qū)動(dòng)顯示器和繼電器等 [例 ] 下圖為用 OC 門(mén)驅(qū)動(dòng)發(fā)光二極管 LED 的顯示電路。 已知 LED 的正向?qū)▔航? UF = 2V，正向工作電流 IF = 10 mA，為保證電路正常工作，試確定 RC 的值。解 ： 為保證電路正常工作，應(yīng)滿(mǎn)足因此　　　　　　 RC = 270 ? 分析：　　該電路只有在 A、 B 均為高電平，使輸出 uO 為低電平時(shí)，LED 才導(dǎo)通發(fā)光；否則 LED 中無(wú)電流流通，不發(fā)光。 要使 LED 發(fā)光，應(yīng)滿(mǎn)足IRc ? IF = 10 mA。EXITTTL CMOSRLVDD+5 V(3)實(shí)現(xiàn)電平轉(zhuǎn)換 　　 TTL 與非門(mén)有時(shí)需要驅(qū)動(dòng)其他種類(lèi)門(mén)電路，而不同種類(lèi)門(mén)電路的高低電平標(biāo)準(zhǔn)不一樣。應(yīng)用 OC 門(mén)就可以適應(yīng)負(fù)載門(mén)對(duì)電平的要求?！　?OC 門(mén)的 UOL ? ， UOH ? VDD，正好符合 CMOS 電路 UIH ? VDD， UIL ? 0的要求。 EXIT 即 TriState Logic 門(mén)，簡(jiǎn)稱(chēng) TSL 門(mén)。其輸出有高電平態(tài)、低電平態(tài)和高阻態(tài)三種狀態(tài)。三態(tài)輸出與非門(mén)電路 EN = 1 時(shí)， P = 0， uP = 0111V導(dǎo)通截止截止 另一方面， V1 導(dǎo)通， uB1 = + = 1V, V V5 截止?！　∵@時(shí)，從輸出端 Y 看進(jìn)去，對(duì)地和對(duì)電源 VCC 都相當(dāng)于開(kāi)路， 輸出端呈現(xiàn)高阻態(tài) ，相當(dāng)于輸出端開(kāi)路。Y=AB1V導(dǎo)通截止截止Z 這時(shí) VD 導(dǎo)