【正文】 20222022《 數(shù)字邏輯 》 總復(fù)習(xí)測(cè)試題 一、填空題（每空 2分） 1. （ ） 10 =（ ） 2 =（ ） 8 =（ ） 16 2. 已知 [x]補(bǔ) =10110011 ，求 [x]原 = 11001101 ， [x]反 = 10110010 ，真值 x= 1001101 。 5. 完成下列代碼轉(zhuǎn)換 （ 0010 1011 1110） 2421 （ 258 ） 10 （ 0010 0101 1000 ） 8421 （ 0101 1000 1011 ） 余 3碼 （ 0011 0111 1100 ） 格雷 BCD 3. 已知 [x]補(bǔ) =10000000 ，則真值 x= 10000000 。 4. 已知真值 x = –10010，求 8位字長時(shí)， [–x]原 = 00010010 、 [–x]反 = 00010010 、 [–x]補(bǔ) = 00010010 。 6. 已知 ，則它的或與式為 。 BABA)B,A(F ??7. 當(dāng)采用奇校驗(yàn)時(shí)，若校驗(yàn)位是 1，則信息碼中應(yīng)有 偶數(shù) 個(gè) 1。 CABACBAFCABACBAF??????),(),(39。9. 已知 則 8. 已知 運(yùn)用規(guī)則，求 F’= ， = 。 DBDCBAF ????F10. 已知 F=∑m3(0,1,4,5)，則 )5,4,1,0()7,6,3,2()7,6,3,2(333MFmFMF??????))((),( BABABAF ???))()(( DBDCBA ????))()(( DBDCBA ????二 . 簡答題（每題 5分） 1. 已知 F(a,b,c) =∏M (1,2,4,5)， G(a,b,c)=∑m(0,3,6,7) 則 F G = ∑m3( 0， 3， 6， 7 ) F + G = ∏M3( 1， 2， 4， 5 ) F ⊕ G = 0 。 2. 根據(jù)組合電路輸入 a、 b和組合電路輸出 f 的波形，列真值表并寫出 f (a,b)的邏輯 表達(dá)式。 a b f 3. 畫出“ 0110”（不可重）序列檢測(cè)器的 Mealy型原始狀態(tài)圖。 a b f 0 0 1 0 1 0 1 0 0 1 1 1 bafbaabf????或者A B C D 0 / 0 1/ 0 1 / 0 0 / 1 輸入 / 輸出 1 / 0 0 / 0 1 / 0 1/ 0 5. 根據(jù)給定的 Moore型狀態(tài)表畫出狀態(tài)圖。 X S(t) 0 1 Z A C B 0 B C D 0 C D B 0 D B A 1 S(t+1) 6. 將下列 Mealy型序列檢測(cè)器的原始狀態(tài)圖補(bǔ)充完整。 A B C D 0 / 0 1/ 0 0 / 0 0 / 1 輸入 / 輸出 檢測(cè)序列為 0100 。 A/0 D/1 C/0 B/0 0 1 1 1 1 0 0 0 1 / 0 0/ 0 1/ 0 1/ 0 7. 填寫下列邏輯函數(shù)的卡諾圖并求最簡與或式和最簡或與式。 )13,8,6,4(d)15,10,7,5,2,0(m)D,C,B,A(F ???? AB CD 00 01 11 10 00 1 d 0 d 01 0 1 d 0 11 0 1 1 0 10 1 d 0 1 8. 利用卡諾圖判斷下列邏輯函數(shù)對(duì)應(yīng)的電路是否存在邏輯險(xiǎn)象。 CBA B CDBDCBAF ???),( AB CD 00 01 11 10 00 1 1 01 1 1 11 1 10 1 1 1 是否存在邏輯險(xiǎn)象： 是 。 若存在邏輯險(xiǎn)象，應(yīng)添加的冗余項(xiàng)為 。 DBBDDCBAF ??),())((),( DBDBDCBAF ???DAC9. 畫出下列同步時(shí)序電路 Q1Q0初態(tài)為 00時(shí)的波形圖并說明電路功能。 Q J CP K Q J CP K Q0 Q1 1 CLK Q1 Q0 電路實(shí)現(xiàn)的邏輯功能為 四位二進(jìn)制加 1計(jì)數(shù)器 。 10. 填寫下列同步時(shí)序電路的狀態(tài)轉(zhuǎn)換表。 D Q CP D Q CP D Q CP D Q CP 1 Q3 Q2 Q1 Q0 CLK Q3~Q0(t) Q3~Q0(t+1) 0 0 0 0 1 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 11. 用隱含表法化簡給定的同步時(shí)序電路原始狀態(tài)表，生成最小狀態(tài)表。 A B C D E 0 1 S(t) S(t+1) / z(t) x 原始狀態(tài)表 A / 0 B / 0 A / 0 C / 0 D / 1 C / 0 D / 1 E / 1 D / 1 E / 1 12. 已知某組合電路的輸出表達(dá)式為 ，用 Verilog HDL的數(shù)據(jù)流描述方式建模。 cbba)c,b,a(F ????module M1(a,b,c,F)。 input a,b,c。 output F。 assign F=~(aamp。b)|(b^c)。 endmodule 13. 已知邏輯函數(shù) F、 G的卡諾圖，填寫 Y=F⊕G的卡諾圖，并求 Y的最簡與非式。 AB C 00 01 11 10 0 1 1 d d 1 0 1 1 0 AB C 00 01 11 10 0 1 0 1 0 1 1 d 1 0 AB C 00 01 11 10 0 0 1 d d 1 1 d 0 0 F G Y=F⊕G Y最簡與非式 = 14. 用卡諾圖法判斷下列電路是否存在邏輯險(xiǎn)象。 ≥1 F amp。 amp。 amp。 DCBCBADA AB CD 00 01 11 10 00 1 0 0 0 01 1 0 1 1 11 0 0 1 1 10 0 1 1 0 有邏輯險(xiǎn)象？ 有 。 CABACABA ???15. 根據(jù)給定的波形，畫出高有效使能 D鎖存器和上升沿 D觸發(fā)器初態(tài)均為 0時(shí)的輸出波形。 EN / CP D Q D鎖存器 Q D觸發(fā)器 16. 畫出具有循環(huán)進(jìn)位的余 3碼加 1計(jì)數(shù)器的 Moore型狀態(tài)圖。 0011/0 0100/0 1100/1 1011/0 1010/0 1001/0 1000/0 0111/0 0110/0 0101/0 其它 /0 0Y6Y7Y 1Y2Y3Y4Y5Y1GB2GA2GC B A0Y/6Y/7Y/ 1Y/2Y/3Y/4Y/5Y/≥1 amp。 A2 A1 A0 A7 A3 A5 A6 A4 17. 由 74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號(hào) A7~A0 為地址變量。試填寫表格。 A7A6A5A4A3A2A1A0 16進(jìn)制 /Y0有效時(shí) 01110000 70 /Y1有效時(shí) 01110001 71 /Y4有效時(shí) 01110100 74 /Y6有效時(shí) 0111