fpgacpld結(jié)構(gòu)與應(yīng)用(1)(已修改)
2025-05-08 12:55 本頁(yè)面
【正文】 EDA 技術(shù)實(shí)用教程 第 3 章 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用 概 述 X康芯科技 基本門(mén) 組合電路 時(shí)序電路 輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出? ?圖 31 基本 PLD器件的原理結(jié)構(gòu)圖 X康芯科技 概 述 可編程邏輯器件的發(fā)展歷程 PROM (Programmable Read Only Memory) PLA (Programmable Logic Array) PAL (Programmable Array Logic) GAL (Generic Array Logic) EPLD CPLD FPGA X康芯科技 概 述 可編程邏輯器件的分類 可編程邏輯器件 （ P L D ） 簡(jiǎn)單 P L D 復(fù)雜 P L D P R O M P A L P L A G A L C P L D F P G A 圖 32 PLD按集成度分類 X康芯科技 簡(jiǎn)單可編程邏輯器件原理 電路符號(hào)表示 圖 33 常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照 X康芯科技 簡(jiǎn)單可編程邏輯器件原理 電路符號(hào)表示 圖 34 PLD的互補(bǔ)緩沖器 圖 35 PLD的互補(bǔ)輸入 圖 36 PLD中與陣列表示 X康芯科技 簡(jiǎn)單可編程邏輯器件原理 電路符號(hào)表示 圖 37 PLD中或陣列的表示 圖 38 陣列線連接表示 X康芯科技 簡(jiǎn)單可編程邏輯器件原理 PROM 圖 39 PROM基本結(jié)構(gòu) 地址譯碼器存儲(chǔ)單元陣列? ??0A1A1?nA0W1W1?pW0F1F1?mFnp 2?0111201110110. . .AAAWAAAWAAAWnnnn ??????????X康芯科技 簡(jiǎn)單可編程邏輯器件原理 PROM 圖 310 PROM的邏輯陣列結(jié)構(gòu) 與陣列（不可編程）或陣列（可編程）? ??0A1A1?nA0W1W1?pW0F1F1?mFnp 2?X康芯科技 簡(jiǎn)單可編程邏輯器件原理 PROM 圖 311 PROM表達(dá)的 PLD陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0FX康芯科技 簡(jiǎn)單可編程邏輯器件原理 PROM 圖 312 用 PROM完成半加器邏輯陣列 與陣列（固定）或陣列（可編程）0A1A1A1A 0A0A1F0FX康芯科技 簡(jiǎn)單可編程邏輯器件原理 PLA 圖 313 PLA邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A 0A0A1F0FX康芯科技 簡(jiǎn)單可編程邏輯器件原理 PLA 圖 314 PLA與 PROM的比較 0A1A1F0F2A2F0A1A1F0F2A2FX康芯科技 簡(jiǎn)單可編程邏輯器件原理 PAL 圖 316 PAL的常用表示 0A1A1F0F0A1A1F0F圖 315 PAL結(jié)構(gòu) X康芯科技 圖 317 一
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