fpgacpld結(jié)構(gòu)與應(yīng)用(1)-全文預(yù)覽
【正文】 圖 324 輸出反饋結(jié)構(gòu) X康芯科技 簡單可編程邏輯器件原理 GAL 圖 325 簡單模式輸出結(jié)構(gòu) X康芯科技 CPLD的結(jié)構(gòu)與工作原理 圖 325 簡單模式輸出結(jié)構(gòu) X康芯科技 CPLD的結(jié)構(gòu)與工作原理 圖 327 MAX7128S的結(jié)構(gòu) 1．邏輯陣列塊 (LAB) X康芯科技 CPLD的結(jié)構(gòu)與工作原理 2．宏單元 MAX7000系列中的宏單元 邏輯陣列 乘積項(xiàng)選擇矩陣 可編程寄存器 三種時(shí)鐘輸入模式 全局時(shí)鐘信號(hào) 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘 X康芯科技 CPLD的結(jié)構(gòu)與工作原理 圖 328 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 3．?dāng)U展乘積項(xiàng) 局部連線共享擴(kuò)展項(xiàng)提供的“與非”乘積項(xiàng)宏單元的乘積項(xiàng)邏輯宏單元的乘積項(xiàng)邏輯X康芯科技 CPLD的結(jié)構(gòu)與工作原理 3．?dāng)U展乘積項(xiàng) 圖 329 并聯(lián)擴(kuò)展項(xiàng)饋送方式 X康芯科技 CPLD的結(jié)構(gòu)與工作原理 4．可編程連線陣列 (PIA) 圖 330 PIA信號(hào)布線到 LAB的方式 X康芯科技 CPLD的結(jié)構(gòu)與工作原理 5． I/O控制塊 圖 331 EPM7128S器件的 I/O控制塊 X康芯科技 FPGA的結(jié)構(gòu)與工作原理 查找表邏輯結(jié)構(gòu) 圖 332 FPGA查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出0000010100000101161RAM輸入A 輸入B 輸入C 輸入D查找表輸出多路選擇器圖 333 FPGA查找表單元內(nèi)部結(jié)構(gòu) X康芯科技 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理 圖 334 Cyclone LE結(jié)構(gòu)圖 X康芯科技 FPGA的結(jié)構(gòu)與工作原理 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理 d a t a 1a d d n s u bd a t a 2d a t a 34 i n p u tL U T4 i n p u tL U Tc i nd a t a 4R e gR e gs l o a d s c l e a r a l o a dc l o c ke n aa c l r行 、 列直 連 線 布 線L U T 鏈寄 存 器 鏈行 、 列直 連 線 布 線行 、 列直 連 線 布 線寄 存 器 鏈輸 入圖 335 Cyclone LE普通模式 X康芯科技 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理 圖 336 Cyclone LE動(dòng)態(tài)算術(shù)模式 同步裝載清零邏輯寄存器兩個(gè)2 輸入L U T( 進(jìn)位 )寄存器控制信號(hào)寄存器鏈輸入D a t a 1D a t a 2D a t a 3行、列和直連線布線局部布線兩個(gè)2 輸入L U T( 和 )寄存器鏈輸出a d d n s u b進(jìn)位輸出邏輯進(jìn)位輸入邏輯L A B 進(jìn)位輸入進(jìn)位輸入 0進(jìn)位輸入 1進(jìn)位輸出 1進(jìn)位輸出 0X康芯科技 Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理 圖 337 Cyclone LAB結(jié)構(gòu) L E 1L E 2L E 3L E 4L E 5L E 6L E 7L E 8L E 1 0L E 94444444444控 制 信 號(hào)局部互連L A B 輸 入 信 號(hào)L U T 鏈和寄 存 器
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