【正文】 基于 FPGA 的出租車(chē)計(jì)價(jià)器設(shè)計(jì) 摘 要 介紹了出租車(chē)計(jì)費(fèi)器系統(tǒng)的組成及工作原理，簡(jiǎn)述了在 EDA 平臺(tái)上用 FPGA器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過(guò)程。論述了計(jì)程模塊 ， 計(jì)費(fèi)模塊 ，計(jì)時(shí)模塊， 譯碼動(dòng)態(tài)掃描模塊等的設(shè)計(jì)方法與技巧。 1． 引言 隨著 EDA 技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷?CPLD／ FPGA 的出現(xiàn)，給設(shè)計(jì)人員帶來(lái)了諸多方便。利用它進(jìn)行產(chǎn)品開(kāi)發(fā)，不僅成本低、周期短、可靠性高，而且具有完全的知識(shí)產(chǎn)權(quán)。本文介紹了一個(gè)以 Altera公司可編程邏輯芯片 cyclone2 系列 的 EP2C5T144C8 的 FPGA芯片 為控制核心、附加一定外圍電路組成的出租車(chē)計(jì)費(fèi)器系統(tǒng)。 隨著社會(huì)的不斷進(jìn)步，人們生活水平的不斷提高，出租車(chē)逐漸成為人們?nèi)粘Ｉ畈豢扇鄙俚慕煌üぞ摺６?jì)價(jià)器作為出租車(chē)的一個(gè)重要組成部分，關(guān)系著出租車(chē)司機(jī)和乘客雙方利益，起著重要的作用，因而出租車(chē)計(jì)價(jià)器的發(fā)展非常迅猛。 2． 出租車(chē)計(jì)費(fèi)系統(tǒng)的實(shí)驗(yàn)任務(wù)及要求 技術(shù)要求 （ 1）掌握較復(fù)雜邏輯的設(shè)計(jì)、調(diào)試。 （ 2）進(jìn)一步掌握用 VHDL 語(yǔ)言設(shè)計(jì)數(shù)字邏輯電路。 （ 3）掌握用 Max+pulsII 軟件的原理圖輸入的設(shè)計(jì)方法。 功能要 求 基本功能： （ 1）按行駛里程收費(fèi)，起步價(jià)為 元，并在車(chē)行 3 公里后再按 3 元 /公里計(jì)算車(chē)費(fèi)。 （ 2）實(shí)現(xiàn)模擬功能：能模擬汽車(chē)啟動(dòng)、停止。 （ 3）設(shè)計(jì)動(dòng)態(tài)掃描電路：將車(chē)費(fèi)、里程、等待時(shí)間動(dòng)態(tài)的顯示出來(lái)。 （ 4）用 VHDL 語(yǔ)言設(shè)計(jì)符合上述功能要求的出租車(chē)計(jì)費(fèi)器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。 （ 5）各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過(guò)有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。 附加功能： （ 1）增加了晚上計(jì)費(fèi)功能和等待功能。晚上起步價(jià)為 元，并在車(chē)行3公里后再按 4元 /公里計(jì)算車(chē)費(fèi)。車(chē)白天停止超過(guò)三 分鐘后按 1 元 /分鐘計(jì)算，晚上超過(guò) 3分鐘按 2元 /分鐘計(jì)算。 （ 2）實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、等待加費(fèi)時(shí)間。 （ 3）實(shí)現(xiàn)模擬功能：白天、黑夜；等待、行駛狀態(tài)。 （ 4）設(shè)計(jì)超過(guò)三公里提醒功能。 本人任務(wù) 本人 負(fù)責(zé)軟件部分。 任務(wù)書(shū)（附錄一） 硬件 方案設(shè)計(jì)及原理框圖 硬件 系統(tǒng)組成框圖 各模塊的作用和組成： （ 1）開(kāi)關(guān)模塊 該模塊的作用是用于電路的輸入的信號(hào)。 主要有三個(gè)開(kāi)關(guān)以及三個(gè)限流電阻 ,電源構(gòu)成。 （ 3）動(dòng)態(tài)顯示模塊 : 此模塊由六個(gè)數(shù)碼 管和三個(gè)二極管所構(gòu)成， 17 個(gè) 200Ω 電阻起到限制電流的作用，使得流到數(shù)碼管的電流適當(dāng)，防止數(shù)碼管中的電流過(guò)大，而使得數(shù)碼管損壞。數(shù)碼管將計(jì)費(fèi)、等待時(shí)間和里程動(dòng)態(tài)的顯示出來(lái)。 軟件 方案設(shè)計(jì)及原理框圖 F P G A 模塊 動(dòng) 態(tài) 顯 示 電 路 開(kāi) 關(guān) 電 路 及 方案設(shè)計(jì) ： 信號(hào)輸入：各種控制信號(hào)經(jīng)輸入端給控制芯片。 控制芯片：采用的有 CPLD 或者 FPGA 等。 動(dòng)態(tài)顯示電路：采用的是數(shù)碼管來(lái)實(shí)現(xiàn)功能的輸出。 FPGA內(nèi)部具體框圖 及 方案設(shè)計(jì) ： 出租車(chē)的一般計(jì)費(fèi)過(guò)程為：出租車(chē)載客后，啟動(dòng)計(jì)費(fèi)器，整個(gè)系統(tǒng)開(kāi)始運(yùn)行，里程計(jì) 數(shù)器從 0開(kāi)始計(jì)數(shù)，費(fèi)用計(jì)數(shù)器從 9開(kāi)始計(jì)算 ； 出租車(chē)載客 中途等待，等待時(shí)間計(jì)數(shù)器從 0開(kāi)始計(jì)數(shù)。 最后 根據(jù)行駛里程或停止等待的時(shí)間的 計(jì)費(fèi) 標(biāo)準(zhǔn)計(jì)費(fèi)。出租車(chē)到達(dá)目的地停止后，停止計(jì)費(fèi)器，顯示總費(fèi)用。 根據(jù)出租車(chē)計(jì)費(fèi)器的工作過(guò)程，本系統(tǒng)采用分層次、分模塊的方式設(shè)計(jì)，其FPGA內(nèi)部具體框圖如下所示。 各模塊的功能： (1)由 FPGA 晶振電路產(chǎn)生 50MHz 時(shí)鐘信號(hào)并輸入。 (2)分頻器：將時(shí)鐘信號(hào)進(jìn)行分頻。 (3)標(biāo)志模塊：將按鈕產(chǎn)生的脈沖轉(zhuǎn)化為一種標(biāo)志信號(hào)。 (4)計(jì)程模塊：在等待信號(hào)未作用時(shí)，來(lái)一個(gè)時(shí)鐘脈沖信號(hào)，里程值加 1。 車(chē)費(fèi) 計(jì)數(shù) 模塊 車(chē)行駛狀態(tài) 譯 碼 模 塊 輸 出 控 制 模 塊 里程 計(jì)數(shù) 模塊 控制 芯片 信號(hào)輸入 動(dòng)態(tài)顯示模塊 分 頻 器 輸入信號(hào) 該模塊還包含一個(gè)路程計(jì)費(fèi)標(biāo)志的小模塊，輸出一個(gè)路程計(jì)費(fèi)的信號(hào)。 (5）等待狀態(tài)模塊：等待信號(hào)作用時(shí)，該模塊可以記錄等待的時(shí)間，并產(chǎn)生等待計(jì)費(fèi)的信號(hào)。 (6）車(chē)費(fèi)計(jì)數(shù)模塊：按行駛里程收費(fèi)，分為白天和黑夜。白天收費(fèi)標(biāo)準(zhǔn)：起步費(fèi)為 元，超過(guò) 3 公里按 4 元 /公里，車(chē)暫停超過(guò)三分鐘按 2 元 /分鐘計(jì)算。黑夜收費(fèi)標(biāo)準(zhǔn)：起步費(fèi)為 元，超過(guò) 3公里按 5元 /公里，車(chē)暫停超過(guò)三分鐘按 1元 /分鐘計(jì)算。 (7）輸出控制模塊：分時(shí)輸出里程、等待時(shí)間、費(fèi)用三個(gè)信 號(hào)，實(shí)現(xiàn)動(dòng)態(tài)顯示功能。 (8）譯碼模塊：實(shí)現(xiàn)將車(chē)費(fèi)計(jì)數(shù)模塊、等待狀態(tài)模塊和里程計(jì)數(shù)模塊輸出的 BCD 碼轉(zhuǎn)換成七段碼輸出。 單元模塊設(shè)計(jì)，仿真結(jié)果及分析 本系統(tǒng)采用層次化、模塊化的設(shè)計(jì)方法，設(shè)計(jì)順序?yàn)樽韵孪蛏?。首先實(shí)現(xiàn)系統(tǒng)框圖中的各子模塊，然后由頂層模塊調(diào)用各子模塊來(lái)完成整個(gè)系統(tǒng)。 分頻模塊： 分頻模塊的框圖 C LK0 F OU TPU LSEins t5 圖 分頻器的實(shí)體圖 此模塊的功能是對(duì)總的時(shí)鐘進(jìn)行分頻，總的時(shí)鐘是 50M。 計(jì)數(shù)分頻器使用五個(gè)這樣基本的分頻器（ 35分頻）組合而成，控制模塊分頻器使用三個(gè)這樣基本的分頻器（ 35分頻）組合而成。 分頻 模塊 的 VHDL 程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 END PULSE。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。 BEGIN IF CLK039。EVENT AND CLK0=39。139。 THEN IF CNT=100 THEN CNT:=000 。 FULL:=39。139。 ELSE CNT:=CNT+1。 FULL:=39。039。 END IF。 END IF。 FOUT=FULL。 END PROCESS。 END ONE。 仿真的結(jié)果 從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的 35 倍 。 計(jì)程模塊： 計(jì)程模塊的框圖： c lk sSSWRLC [7. .0]JCins t2SSLC [7. .0]LC J F BZLC J F BZins t4 此模塊的功能是計(jì)算出租車(chē)行駛的路程。在出租車(chē)啟動(dòng)并行駛的過(guò)程中 (開(kāi)始 /結(jié)束 信號(hào) SS為 1，行駛 /等待 信號(hào) WR為 1)，當(dāng)時(shí)鐘 clks是 上升 沿的時(shí)候，系統(tǒng) 即對(duì)路程計(jì)數(shù)器 JC的里程計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，當(dāng)路程超過(guò)三公里時(shí)，系統(tǒng)將輸出標(biāo)志正脈沖 LCJFBZ。 計(jì)程模塊的 VHDL 程序 (1) 計(jì)程程序 library ieee。 use 。 use 。 entity JC is port(clks,SS,WR:in std_logic。 LC:BUFFER std_logic_vector(7 downto 0))。 end entity JC。 architecture one of JC is SIGNAL Q1,Q0:std_logic_vector(3 downto 0)。 begin process(clks,SS,WR,LC) VARIABLE SW:STD_LOGIC_VECTOR(1 DOWNTO 0)。 begin SW:=SSamp。WR。 IF SW=00 OR SW=01 THEN Q1=0000。Q0=0000。 ELSIF SW=11 THEN Q1=Q1。Q0=Q0。 ELSIF CLKS39。EVENT AND CLKS=39。139。 THEN IF Q1=9 AND Q0=9 THEN Q1=0000。Q0=0000。 ELSIF Q0=9 THEN Q1=Q1+1。Q0=0000。 ELSE Q1=Q1。Q0=Q0+1。 END IF。 END IF。 END PROCESS。 (2) 計(jì)程標(biāo)志程序 library ieee。 use 。 use 。 entity LCJFBZ is port(SS:in std_logic。 SS 開(kāi)始 /復(fù)位信號(hào) , LC:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LCJFBZ:OUT std_logic)。 end entity LCJFBZ。 architecture TWO of LCJFBZ is BEGIN PROCESS(SS,LC) BEGIN IF SS=39。039。 OR (LC(7 DOWNTO 4)=0000 AND LC(3 DOWNTO 0)4) THEN LCJFBZ=39。039。 ELSE LCJFBZ=39。139。 END IF。 END PROCESS。 END TWO。 計(jì)程模塊仿真結(jié)果： 從波形圖可以看出在時(shí)鐘的控制下當(dāng) SS 為低電平的時(shí)候 LC 為零，當(dāng) SS 為高電平且 WR 為高電平的時(shí)候 LC 開(kāi)始計(jì)數(shù)，當(dāng)計(jì)到大于三的時(shí)候輸出了 LCJFBZ為高電平。 計(jì)時(shí) 模塊： 計(jì)時(shí) 模塊的框圖 ： C LKSSD D BZD D J F BZD D SJ [7. .0]D D Z Tin