【正文】 基于 FPGA 的出租車計價器設(shè)計 摘 要 介紹了出租車計費器系統(tǒng)的組成及工作原理，簡述了在 EDA 平臺上用 FPGA器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計思想和實現(xiàn)過程。論述了計程模塊 ， 計費模塊 ，計時模塊， 譯碼動態(tài)掃描模塊等的設(shè)計方法與技巧。 1． 引言 隨著 EDA 技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)發(fā)生了深刻的變化，大規(guī)模可編程邏輯器件 CPLD／ FPGA 的出現(xiàn)，給設(shè)計人員帶來了諸多方便。利用它進行產(chǎn)品開發(fā)，不僅成本低、周期短、可靠性高，而且具有完全的知識產(chǎn)權(quán)。本文介紹了一個以 Altera公司可編程邏輯芯片 cyclone2 系列 的 EP2C5T144C8 的 FPGA芯片 為控制核心、附加一定外圍電路組成的出租車計費器系統(tǒng)。 隨著社會的不斷進步，人們生活水平的不斷提高，出租車逐漸成為人們?nèi)粘Ｉ畈豢扇鄙俚慕煌üぞ摺６媰r器作為出租車的一個重要組成部分，關(guān)系著出租車司機和乘客雙方利益，起著重要的作用，因而出租車計價器的發(fā)展非常迅猛。 2． 出租車計費系統(tǒng)的實驗任務(wù)及要求 技術(shù)要求 （ 1）掌握較復(fù)雜邏輯的設(shè)計、調(diào)試。 （ 2）進一步掌握用 VHDL 語言設(shè)計數(shù)字邏輯電路。 （ 3）掌握用 Max+pulsII 軟件的原理圖輸入的設(shè)計方法。 功能要 求 基本功能： （ 1）按行駛里程收費，起步價為 元，并在車行 3 公里后再按 3 元 /公里計算車費。 （ 2）實現(xiàn)模擬功能：能模擬汽車啟動、停止。 （ 3）設(shè)計動態(tài)掃描電路：將車費、里程、等待時間動態(tài)的顯示出來。 （ 4）用 VHDL 語言設(shè)計符合上述功能要求的出租車計費器，并用層次化設(shè)計方法設(shè)計該電路。 （ 5）各計數(shù)器的計數(shù)狀態(tài)用功能仿真的方法驗證，并通過有關(guān)波形確認電路設(shè)計是否正確。 附加功能： （ 1）增加了晚上計費功能和等待功能。晚上起步價為 元，并在車行3公里后再按 4元 /公里計算車費。車白天停止超過三 分鐘后按 1 元 /分鐘計算，晚上超過 3分鐘按 2元 /分鐘計算。 （ 2）實現(xiàn)預(yù)置功能：能預(yù)置起步費、每公里收費、等待加費時間。 （ 3）實現(xiàn)模擬功能：白天、黑夜；等待、行駛狀態(tài)。 （ 4）設(shè)計超過三公里提醒功能。 本人任務(wù) 本人 負責(zé)軟件部分。 任務(wù)書（附錄一） 硬件 方案設(shè)計及原理框圖 硬件 系統(tǒng)組成框圖 各模塊的作用和組成： （ 1）開關(guān)模塊 該模塊的作用是用于電路的輸入的信號。 主要有三個開關(guān)以及三個限流電阻 ,電源構(gòu)成。 （ 3）動態(tài)顯示模塊 : 此模塊由六個數(shù)碼 管和三個二極管所構(gòu)成， 17 個 200Ω 電阻起到限制電流的作用，使得流到數(shù)碼管的電流適當，防止數(shù)碼管中的電流過大，而使得數(shù)碼管損壞。數(shù)碼管將計費、等待時間和里程動態(tài)的顯示出來。 軟件 方案設(shè)計及原理框圖 F P G A 模塊 動 態(tài) 顯 示 電 路 開 關(guān) 電 路 及 方案設(shè)計 ： 信號輸入：各種控制信號經(jīng)輸入端給控制芯片。 控制芯片：采用的有 CPLD 或者 FPGA 等。 動態(tài)顯示電路：采用的是數(shù)碼管來實現(xiàn)功能的輸出。 FPGA內(nèi)部具體框圖 及 方案設(shè)計 ： 出租車的一般計費過程為：出租車載客后，啟動計費器，整個系統(tǒng)開始運行，里程計 數(shù)器從 0開始計數(shù)，費用計數(shù)器從 9開始計算 ； 出租車載客 中途等待，等待時間計數(shù)器從 0開始計數(shù)。 最后 根據(jù)行駛里程或停止等待的時間的 計費 標準計費。出租車到達目的地停止后，停止計費器，顯示總費用。 根據(jù)出租車計費器的工作過程，本系統(tǒng)采用分層次、分模塊的方式設(shè)計，其FPGA內(nèi)部具體框圖如下所示。 各模塊的功能： (1)由 FPGA 晶振電路產(chǎn)生 50MHz 時鐘信號并輸入。 (2)分頻器：將時鐘信號進行分頻。 (3)標志模塊：將按鈕產(chǎn)生的脈沖轉(zhuǎn)化為一種標志信號。 (4)計程模塊：在等待信號未作用時，來一個時鐘脈沖信號，里程值加 1。 車費 計數(shù) 模塊 車行駛狀態(tài) 譯 碼 模 塊 輸 出 控 制 模 塊 里程 計數(shù) 模塊 控制 芯片 信號輸入 動態(tài)顯示模塊 分 頻 器 輸入信號 該模塊還包含一個路程計費標志的小模塊，輸出一個路程計費的信號。 (5）等待狀態(tài)模塊：等待信號作用時，該模塊可以記錄等待的時間，并產(chǎn)生等待計費的信號。 (6）車費計數(shù)模塊：按行駛里程收費，分為白天和黑夜。白天收費標準：起步費為 元，超過 3 公里按 4 元 /公里，車暫停超過三分鐘按 2 元 /分鐘計算。黑夜收費標準：起步費為 元，超過 3公里按 5元 /公里，車暫停超過三分鐘按 1元 /分鐘計算。 (7）輸出控制模塊：分時輸出里程、等待時間、費用三個信 號，實現(xiàn)動態(tài)顯示功能。 (8）譯碼模塊：實現(xiàn)將車費計數(shù)模塊、等待狀態(tài)模塊和里程計數(shù)模塊輸出的 BCD 碼轉(zhuǎn)換成七段碼輸出。 單元模塊設(shè)計，仿真結(jié)果及分析 本系統(tǒng)采用層次化、模塊化的設(shè)計方法，設(shè)計順序為自下向上 。首先實現(xiàn)系統(tǒng)框圖中的各子模塊，然后由頂層模塊調(diào)用各子模塊來完成整個系統(tǒng)。 分頻模塊： 分頻模塊的框圖 C LK0 F OU TPU LSEins t5 圖 分頻器的實體圖 此模塊的功能是對總的時鐘進行分頻，總的時鐘是 50M。 計數(shù)分頻器使用五個這樣基本的分頻器（ 35分頻）組合而成，控制模塊分頻器使用三個這樣基本的分頻器（ 35分頻）組合而成。 分頻 模塊 的 VHDL 程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 END PULSE。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。 BEGIN IF CLK039。EVENT AND CLK0=39。139。 THEN IF CNT=100 THEN CNT:=000 。 FULL:=39。139。 ELSE CNT:=CNT+1。 FULL:=39。039。 END IF。 END IF。 FOUT=FULL。 END PROCESS。 END ONE。 仿真的結(jié)果 從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的 35 倍 。 計程模塊： 計程模塊的框圖： c lk sSSWRLC [7. .0]JCins t2SSLC [7. .0]LC J F BZLC J F BZins t4 此模塊的功能是計算出租車行駛的路程。在出租車啟動并行駛的過程中 (開始 /結(jié)束 信號 SS為 1，行駛 /等待 信號 WR為 1)，當時鐘 clks是 上升 沿的時候，系統(tǒng) 即對路程計數(shù)器 JC的里程計數(shù)器進行加計數(shù)，當路程超過三公里時，系統(tǒng)將輸出標志正脈沖 LCJFBZ。 計程模塊的 VHDL 程序 (1) 計程程序 library ieee。 use 。 use 。 entity JC is port(clks,SS,WR:in std_logic。 LC:BUFFER std_logic_vector(7 downto 0))。 end entity JC。 architecture one of JC is SIGNAL Q1,Q0:std_logic_vector(3 downto 0)。 begin process(clks,SS,WR,LC) VARIABLE SW:STD_LOGIC_VECTOR(1 DOWNTO 0)。 begin SW:=SSamp。WR。 IF SW=00 OR SW=01 THEN Q1=0000。Q0=0000。 ELSIF SW=11 THEN Q1=Q1。Q0=Q0。 ELSIF CLKS39。EVENT AND CLKS=39。139。 THEN IF Q1=9 AND Q0=9 THEN Q1=0000。Q0=0000。 ELSIF Q0=9 THEN Q1=Q1+1。Q0=0000。 ELSE Q1=Q1。Q0=Q0+1。 END IF。 END IF。 END PROCESS。 (2) 計程標志程序 library ieee。 use 。 use 。 entity LCJFBZ is port(SS:in std_logic。 SS 開始 /復(fù)位信號 , LC:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LCJFBZ:OUT std_logic)。 end entity LCJFBZ。 architecture TWO of LCJFBZ is BEGIN PROCESS(SS,LC) BEGIN IF SS=39。039。 OR (LC(7 DOWNTO 4)=0000 AND LC(3 DOWNTO 0)4) THEN LCJFBZ=39。039。 ELSE LCJFBZ=39。139。 END IF。 END PROCESS。 END TWO。 計程模塊仿真結(jié)果： 從波形圖可以看出在時鐘的控制下當 SS 為低電平的時候 LC 為零，當 SS 為高電平且 WR 為高電平的時候 LC 開始計數(shù)，當計到大于三的時候輸出了 LCJFBZ為高電平。 計時 模塊： 計時 模塊的框圖 ： C LKSSD D BZD D J F BZD D SJ [7. .0]D D Z Tin