【正文】 nt. It might be best to get advice from an experienced adviser, for example, at a Citizens Advice Bureau. To find your nearest CAB, including those that give advice by , click on nearest CAB. For more information about making a claim to an employment tribunal, see Employment tribunals. The (lack of) air up there Watch mCayman Islandsbased Webb, the head of Fifa39。 g an employment tribunal claim Employment tribunals sort out disagreements between employers and employees. You may need to make a claim to an employment tribunal if: ? you don39。如果將該設(shè)計(jì)再結(jié)合到實(shí)際應(yīng)用中，那么，只需改變?cè)O(shè)計(jì)中計(jì)費(fèi)要求，就可以應(yīng)用到出租車上。 （ 3） 再按 WR，計(jì)費(fèi)、記程數(shù)碼管再次發(fā)生變化。 （ 4） 再按下 SS清零。 8． 調(diào)試結(jié)果說(shuō)明及分析 DN不按下（即發(fā)光二極管不亮），說(shuō)明是白天狀態(tài)： （ 1） 按下 SS，計(jì)費(fèi)數(shù)碼管顯示 09，記程數(shù)碼管開始變化。 FY1:費(fèi)用的十位 FY0:費(fèi)用的個(gè)位 DDSJ1:等待時(shí)間的十位 DDSJ0:等待時(shí)間的個(gè)位 LC1:路程的十位 LC0:路程的個(gè)位 各個(gè)模塊的 軟件 連線圖 （見附錄 二 ） 6．硬件電路設(shè)計(jì)與安裝圖 硬件 電路設(shè)計(jì)圖 （見附錄 三 ） 硬件電路的元器件清單： 器件名稱及個(gè)數(shù) 杜邦線 若干根 電阻 200 歐姆 21個(gè) 1K 3個(gè) 20 腳底座 3個(gè) 插針 若干個(gè) 9012 3個(gè) 發(fā)光二極管 1個(gè) 數(shù)碼管 6個(gè) 按鈕開關(guān) 3個(gè) 芯片 FPGA 導(dǎo)線 若干根 7． 硬件電路安裝與調(diào)試 硬件電路安裝與調(diào)試的步驟 （ 1）根據(jù) 硬件電路 圖在通用板上布線 （ 2）檢查元器件的好壞，確保每一個(gè)元器件是好的才能進(jìn)行焊接 (焊接時(shí)要注意虛焊，短路等等 ) （ 3）焊好之后要根據(jù)安裝圖用萬(wàn)用表進(jìn)行測(cè)量，防止電路存 在錯(cuò)誤 (注意焊接要仔細(xì) ) 調(diào)試過(guò)程中的困難 （ 1）接入 5伏電壓之后，開關(guān)模塊中有一個(gè)按鈕不能起作用，通過(guò)萬(wàn)用表檢測(cè)，發(fā)現(xiàn)有一個(gè)點(diǎn)沒有連接上。 u16:ymq port map(din=W,dout1=shuc1,dout0=shuc0)。 u12:jf port map(ss=b,dn=a,lc=z,ddsj=y,lcjfbz=e,ddjfbz=f,fy=x)。 u8:pulse port map(clk0=m,fout=n)。 u4:pulse port map(clk0=clk,fout=d)。 begin dnpd=a。 end ponent。 s1:out std_logic_vector(1 downto 0))。 sel:in std_logic_vector(1 downto 0)。 dout1:out std_logic_vector(6 downto 0)。 DDJFBZ:IN STD_LOGIC。 DN:IN STD_LOGIC。 LC:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ponent jc port(clks,SS,WR:in std_logic。 DDBZ:IN STD_LOGIC。 ponent pulse PORT(CLK0:IN STD_LOGIC。 end entity czc。 entity czc is port(clk,wr,ss,dn:in std_logic。 VHDL程序 ： library ieee。 當(dāng)片選信號(hào)是 01時(shí)，輸出選擇記費(fèi)輸出。 end case。 architecture bbb_arc of sel2 is begin process(sel2) begin case sel2 is when 00=s2=110。 use 。 s1=t。 then IF t=10 then t:=00。 architecture sel_arc of sel1 is begin process(clk1) variable t:std_logic_vector(1 downto 0)。 use 。 end one。 when 1001 =dout0=1111011。 when 0101 =dout0=1011011。 when 0001 =dout0=0110000。 when 1001 =dout1=1111011。 when 0101 =dout1=1011011。 when 0001 =dout1=0110000。 dout1:out std_logic_vector(6 downto 0)。 use 。 END PROCESS。 THEN 未到等待收費(fèi)時(shí)間 FY1:=FY1。 FY1:=bcd_add8(FY1,DDSJ)。 THEN 白天時(shí) IF DDJFBZ=39。 FY1:=bcd_add8(FY1,LC)。)。 ELSIF LCJFBZ=39。 9 FY1(3 DOWNTO 0):=1001。039。 THEN FY1:=000000000000。 總費(fèi)用 END ENTITY JF。 路程 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 END。 SOUT(i*4+4 downto i*4):=SB(i)。) or (SA(i)(3 downto 0)9)) then SB(i) := SA(i) + 00110。 BIN(i*4+3 downto i*4))+(0000 amp。 amp。039。 BEGIN CI:=(others=39。 描述函數(shù)體 PACKAGE BODY PACKEXP1 IS FUNCTION bcd_add8(AIN,BIN : std_logic_vector) RETURN std_logic_vector IS type type_bcdx4 is array(3 downto 0) of std_logic_vector(4 downto 0)。 use 。 時(shí)模塊的仿真結(jié)果 ： 從波形圖可以看出在 clk的控制下當(dāng) SS為 高 電平 DDBZ為 高 電平的時(shí)候時(shí)間計(jì)數(shù)但是費(fèi)用沒有計(jì)數(shù)， DDJFBZ為低電平。 DDSJ(7 DOWNTO 4)=Q1。139。 ELSE Q1:=Q1。EVENT THEN IF Q1=9 AND Q0=9 THEN Q1:=0000。139。Q0:=0000。 ARCHITECTURE ONE OF DDZT IS BEGIN PROCESS(CLK,SS,DDBZ) VARIABLE Q1,Q0: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DDBZ:IN STD_LOGIC。 VHDL程序 ： LIBRARY IEEE。 END TWO。 ELSE LCJFBZ=39。 architecture TWO of LCJFBZ is BEGIN PROCESS(SS,LC) BEGIN IF SS=39。 entity LCJFBZ is port(SS:in std_logic。 END PROCESS。 ELSE Q1=Q1。 THEN IF Q1=9 AND Q0=9 THEN Q1=0000。Q0=Q0。WR。 end entity JC。 use 。 仿真的結(jié)果 從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的 35 倍 。 END IF。 ELSE CNT:=CNT+1。139。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。 分頻模塊： 分頻模塊的框圖 C LK0 F OU TPU LSEins t5 圖 分頻器的實(shí)體圖 此模塊的功能是對(duì)總的時(shí)鐘進(jìn)行分頻，總的時(shí)鐘是 50M。 (7）輸出控制模塊：分時(shí)輸出里程、等待時(shí)間、費(fèi)用三個(gè)信 號(hào)，實(shí)現(xiàn)動(dòng)態(tài)顯示功能。 (5）等待狀態(tài)模塊：等待信號(hào)作用時(shí)，該模塊可以記錄等待的時(shí)間，并產(chǎn)生等待計(jì)費(fèi)的信號(hào)。 (2)分頻器：將時(shí)鐘信號(hào)進(jìn)行分頻。 最后 根據(jù)行駛里程或停止等待的時(shí)間的 計(jì)費(fèi) 標(biāo)準(zhǔn)計(jì)費(fèi)。 軟件 方案設(shè)計(jì)及原理框圖 F P G A 模塊 動(dòng) 態(tài) 顯 示 電 路 開 關(guān) 電 路 及 方案設(shè)計(jì) ： 信號(hào)輸入：各種控制信號(hào)經(jīng)輸入端給控制芯片。 任務(wù)書（附錄一） 硬件 方案設(shè)計(jì)及原理框圖 硬件 系統(tǒng)組成框圖 各模塊的作用和組成： （ 1）開關(guān)模塊 該模塊的作用是用于電路的輸入的信號(hào)。 （ 2）實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、等待加費(fèi)時(shí)間。 （ 5）各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過(guò)有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。 功能要 求