【正文】 西 安 工 程 大 學(xué) 光纖通信大作業(yè) 基于 VHDL 語(yǔ)言的 5B6B 編譯系統(tǒng)設(shè)計(jì) 班級(jí)： 09 級(jí)通信 02 班 姓名：楊友波 學(xué)號(hào)： 40903030219 基于 VHDL 語(yǔ)言的 5B6B 編譯系統(tǒng)設(shè)計(jì) 摘 要 : mBnB 碼是光纖通信系統(tǒng)中常用的碼型之一 , 本次設(shè)計(jì)了一種簡(jiǎn)單實(shí)用的 5B6B 編碼方法 , 并提出了用 A ltera開(kāi)發(fā)系統(tǒng)的硬件描述語(yǔ)言 VHDL 實(shí)現(xiàn)全數(shù)字 5B6B 編譯碼電路的設(shè)計(jì)思想和方法 , 最后給出了波形仿真結(jié)果。本文給出了針對(duì)該編碼方法的除數(shù)字鎖相環(huán)之外的一種簡(jiǎn)單 方便的 VHDL 語(yǔ)言設(shè)計(jì)方法。 關(guān)鍵詞 : 5B6B 碼 。 FPGA。 VHDL 語(yǔ)言 。 波形仿真 編碼部分（ Encode5B6B）： 一、 5B6B 編碼原理 mBnB碼又叫分組碼，是一類冗余二進(jìn)制碼，常見(jiàn)到的有 1B2B、 2B3B、 4B5B、5B6B、 8B10B等碼型。它將輸入的原始碼流分成 mB為一組的碼字，然后在同樣的時(shí)間內(nèi)將其變換成 n(nm)比特（ nB)為一組的較長(zhǎng)碼字，最后以不歸零或歸零格式傳輸這些新碼流。 m和 n均為正整數(shù)，一般是 n=m+1。通過(guò)變換，線路碼數(shù)率比原二進(jìn)制碼率提高了 n/m倍。 5B6B碼為字母型平衡碼中 mBnB碼的一種，其編碼復(fù)雜性和比特冗余度之間是最合理的折中，因此使用較為普遍。 在 5B6B碼中， 5偉二進(jìn)制碼共有 25 =32種不同的碼字，而 6位二進(jìn)制碼共有 64種不同的碼字，必須從 64種碼字中選出適宜的碼字去對(duì)應(yīng) 5B碼的 32種碼字。首先引入不平衡度 D（ Dispartty)的概念，它表示一個(gè)碼字中“ 0”元數(shù)目減去“ 1”元數(shù)目的差值，差值為零的碼字為零不平衡度碼字。由于 6B碼碼長(zhǎng)為偶數(shù)，所以D必為偶數(shù)，即 D為 {0,2， 2,4， 4,6， 6}。在 6B碼的 64個(gè)碼字中，有 20個(gè)零平衡度碼字，可以代表 20個(gè) 5B碼字。通常情況下，根據(jù)盡量選擇低不平衡度碼字的原則，找出 D=2， 2的碼字各有 12種，為了使“ 0”碼和“ 1”碼出現(xiàn)的機(jī)會(huì)相同，可以把這些碼字相對(duì)應(yīng)的交替使用，用以代表 5B碼中另外的 12個(gè)碼字。這樣編出來(lái)的 6B碼流中最大同符號(hào)連續(xù)數(shù)為 6，“ 0”碼和“ 1”碼出現(xiàn)的概率均等，各占50%，所以可以認(rèn)為沒(méi)有直流漂移。 必須指出，根據(jù)不同目的（例如：直流分量最低或?qū)崿F(xiàn)方法簡(jiǎn)單等）所提出的編碼方案，所對(duì)應(yīng)的編碼表是不同的。在 本文中，出于減少最大同符號(hào)連續(xù)數(shù)的考慮，采用表一所示的 5B6B 編碼表，表中巧妙的調(diào)整了正，負(fù)不均碼與均等嗎的對(duì)應(yīng)關(guān)系（例如輸入碼子“ 7”，“ 24”的變換），使本碼表得出的 6b碼流 中最大的同符號(hào)連續(xù)數(shù)為 5，使“ 0”、“ 1”的轉(zhuǎn)換概率達(dá)到了 ，提高了定時(shí)信息的含量。 表一中，模式 1和模式 2分別由 19個(gè) D=0的碼字和 13個(gè) RDS=2， 2的碼字組成。大多數(shù) mBnB 碼都采用兩種模式編碼 , 兩種模式交替使碼字中的不均值為零。這種編碼電路多采用可編程只讀存儲(chǔ)器 PROM 查找表的方法實(shí)現(xiàn)。下面是一 種 5B6B碼的碼表。 表一如下 所示： 輸入碼字 （ 5b） 輸出碼字（ 6b） 輸入碼字 （ 5b） 輸出碼字（ 6b） 模式一 模式二 模式一 模式二 0 00000 110010 110010 16 10000 110001 110001 1 00001 110011 100001 17 10001 111001 010001 2 00010 110110 100010 18 10010 111010 010010 3 00011 100011 100011 19 10011 010011 010011 4 00100 110101 100100 20 10100 110100 110100 5 00101 100101 100101 21 10101 010101 010101 6 00110 100110 100110 22 10110 010110 010110 7 00111 100111 000111 23 10111 010111 010100 8 01000 101011 101000 24 11000 111000 011000 9 01001 101001 101001 25 11001 011001 011001 10 01010 101010 101010 26 11010 011010 011010 11 01011 001011 001011 27 11011 011011 001010 12 01100 101100 101100 28 11100 011100 011100 13 01101 101101 000101 29 11101 011101 001001 14 01110 101110 000110 30 11110 011110 001100 15 01111 001110 001110 31 11111 001101 001101 二 5B6B 的編碼電路設(shè)計(jì) 5B6B 編碼電路的工作原理 : 為了實(shí)現(xiàn) 5B6B 編碼 , 本設(shè)計(jì)是以隨機(jī)碼作為輸入的數(shù)字信號(hào)。因此 , 完整的5B6B 編碼電路包括分頻電路、串并轉(zhuǎn)換電路、編碼電路和并串轉(zhuǎn)換電路組成。 （ 1）五分頻器 ： 五分頻 序列發(fā)生器的輸入時(shí)鐘脈沖五分頻，從而可以實(shí)現(xiàn)每輸入 5BIT 的串行信號(hào)就同步轉(zhuǎn)換輸出出五位 的并行信號(hào)，實(shí)現(xiàn)時(shí)鐘信號(hào)的同步。 library ieee。 use 。 use 。 entity t5 is port(clk5:in std_logic。 newclk1:out std_logic)。 end。 architecture exam of CNT5 is signal q:integer range 0 to 4。 signal temp: std_logic。 begin process(clk5) begin if clk539。event and clk5=39。139。 then 表示檢測(cè) clock 的上升沿 if q=4 then q=0。 temp=39。139。 else q=q+1。temp=39。039。 end if。 end if。 end process。 newclk1=temp。 newclk1 是用于五串變五并模塊和編碼部分的控制時(shí)鐘 end exam。 五分頻分頻功能仿真波 （ 2） 串并轉(zhuǎn)換（ 5 位串變 5 位并）（用循環(huán)移位實(shí)現(xiàn)） Clk0 來(lái)一次有效， Y 接收串行的數(shù)據(jù)就向右移一位，當(dāng)五分頻的信號(hào) clk5 有效時(shí)把Y 輸出。 編碼部分 五串 變 五并程序： library ieee。 use 。 use 。 entity SER2PAR5to5 is port(clk5:in std_logic。 shift_in:in std_logic。 A:out std_logic_vector(4 downto 0))。 end 。 architecture one of SER2PAR5to5 is signal q: std_logic_vector(4 downto 0)。 begin p1:process(clk5) begin if clk539。event and clk5=39。139。 then q=shift_in amp。 q(4 downto 1)。 end if。 end process p1。 A=q。 end one。 五位串變并波形仿真圖： （ 3）編碼 根據(jù)上面的碼表，確定 5 位碼對(duì)應(yīng)的 6 位碼，利用類似查表的方法，把輸入的五位數(shù)據(jù) 當(dāng)作 rom中的地址，然后輸出對(duì)應(yīng)的 6 位碼。 編碼部分程序 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY PROM5_6 IS PORT(Y:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 CLK6,F:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 END 。 ARCHITECTURE ONE OF PROM5_6 IS SIGNAL REG:STD_LOGIC_VECTOR(5 DOWNTO 0)。 BEGIN P1:PROCESS(Y,F) BEGIN if F=39。039。 then 模式一部分 case Y is when 00000=REG=110010。 when 00001=REG=110011。 when 00010=REG=110110。 when 00011=REG=100011。 when 00100=REG=110101。 when 00101=REG=100101。 when 00110=REG=100110。 when 00111=REG=100111。 when 01000=REG=101011。 when 01001=REG=101001。 when 01010=REG=101010。 when 01011=REG=001011。 when 01100=REG=101100。 when 01101=REG=101101。 when 01110=REG=101110。 when 01111=REG=001110。 when 10000=REG=110001。 when 10001=REG=111001。 when 10010=REG=111010。 when 10011=REG=010011。 when 10100=REG=110100。 when 10101=REG=010101。 when 10110=REG=010110。 when 10111=REG=010111。 when 11000=REG=111000。 when 11001=REG=011001。 when 11010=REG=011010。 when 11011=REG=011011。 when 11100=REG=011100。 when 11101=REG=011101。 when 11110=REG=011110。 when 11111=REG=001101。 WHEN OTHERS=REG=NULL。 end case。 end if。 if F=39。139。 then 模式二部分 case Y is when 00000=REG=110010。 when 00001=REG=100001。 when 00010=REG=100010。 when 00011=REG=100011。 when 00100=REG=100100。 when 00101=REG=100101。 when 00110=REG=100110。 when 00111=REG=000111。 when 01000=REG=101000。 when 01001=REG=101001。 when 01010=REG=101010。 when 01011=REG=001011。 when 01100=REG=101100。 when 01101=REG=000101。 when 01110=REG=000110。 when 01111=REG=001110。 when 10000=REG=110001。 when 10001=REG=010001。 when 10010=REG=010010。 when 10011=REG=010011。 when 10100=REG=110100。 when 10101=REG=010101。 when 10110=REG=010110。 when 10111=REG=010100。 when 11000=REG=011000。 when 11001=REG=011001。 when 11010=REG=011010。