基于dspbuilder的fir數(shù)字濾波器的仿真設(shè)計(jì)-文庫吧
2025-10-31 13:10 本頁面
【正文】 （11）是的（N1）次多項(xiàng)式，它在z平面上有（N1）個(gè)零點(diǎn)，原點(diǎn)z=0是（N1）階重極點(diǎn)。因此，永遠(yuǎn)穩(wěn)定。穩(wěn)定和線性相位特性是FIR濾波器突出的優(yōu)點(diǎn)。（二）FIR和IIR濾波器的比較在很多實(shí)際應(yīng)用中如語音和音頻信號(hào)處理中，數(shù)字濾波器來實(shí)現(xiàn)選頻功能。因此，指標(biāo)的形式應(yīng)為頻域中的幅度和相位響應(yīng)。在通帶中，通常希望具有線性相位響應(yīng)。在FIR濾波器中可以得到精確的線性相位。在IIR濾波器中通常的相位是不可能得到的，因此主要考慮幅度指標(biāo)。IIR數(shù)字濾波器的設(shè)計(jì)和模擬濾波器的設(shè)計(jì)有著密切的聯(lián)系。通常要設(shè)計(jì)出適當(dāng)?shù)哪M濾波器，再通過一定的頻帶變換把它轉(zhuǎn)換成所需要的數(shù)字IIR濾波器。此外，任何數(shù)字信號(hào)處理系統(tǒng)中也還不可避免地用到模擬濾波器，因此模擬濾波器設(shè)計(jì)也是數(shù)字信號(hào)應(yīng)該掌握的技術(shù)。FIR濾波器的設(shè)計(jì)方法和IIR濾波器的設(shè)計(jì)方法有很大的不同。FIR濾波器設(shè)計(jì)任務(wù)是選擇有限長度的，使傳輸函數(shù)滿足技術(shù)要求。在設(shè)計(jì)和實(shí)現(xiàn)上FIR濾波器具有如下優(yōu)越性：(1) 相應(yīng)相位可為嚴(yán)格線性，因此它不存在延遲失真，只有固定的時(shí)間延遲；(2) 由于不存在穩(wěn)定性問題，所以設(shè)計(jì)相對(duì)簡單；(3) 只包含實(shí)數(shù)算法，不涉及復(fù)數(shù)算法，不需要遞推運(yùn)算，長度為M的濾波器（階數(shù)為M1）它的計(jì)算值約為M/2。 二、FIR數(shù)字濾波器的原理對(duì)于一個(gè)FIR濾波器系統(tǒng)而言，它的沖激響應(yīng)總是有限長的，其系統(tǒng)函數(shù)可以記為： （21）其中M是FIR濾波器的零點(diǎn)數(shù)，即延時(shí)節(jié)數(shù)，在這里被稱為FIR濾波器的節(jié)數(shù)。 最基本的FIR濾波器可用下式表示： （22）其中是輸入采樣序列，是濾波器系數(shù)，L是濾波器的系數(shù)長度，表示濾波器的輸出序列。也可以用卷積來表示輸出序列與、的關(guān)系。 （23）圖21中顯示了一個(gè)典型的直接I型4階FIR濾波器，其輸出序列滿足下列等式： （24）圖21 4階FIR濾波器結(jié)構(gòu)在這個(gè)FIR濾波器中，總共存在3個(gè)延時(shí)節(jié)，4個(gè)乘法單元，一個(gè)4輸入的加法器。如果采用普通的數(shù)字信號(hào)處理器（DSP Processor）來實(shí)現(xiàn)，只能用串行的方式順序的執(zhí)行延時(shí)，乘加操作，這不可能在一個(gè)DSP（指數(shù)字信號(hào)處理器）指令周期內(nèi)完成，必須用多個(gè)指令周期來完成。但是，如果采用FPGA來實(shí)現(xiàn)，就可以采用并行結(jié)構(gòu)，在一個(gè)時(shí)鐘周期內(nèi)得到一個(gè)FIR濾波器的輸出。 六、DSP Builder設(shè)計(jì)流程DSP Builder是一個(gè)系統(tǒng)級(jí)（或算法級(jí)）設(shè)計(jì)工具，它架構(gòu)在多個(gè)軟件工具之上，并把系統(tǒng)級(jí)和RTL級(jí)兩個(gè)設(shè)計(jì)領(lǐng)域的設(shè)計(jì)工具連接起來，最大程度發(fā)揮了兩種工具的優(yōu)勢。DSP Builder依賴于Math Works公司數(shù)學(xué)分析工具M(jìn)atlab/Simulink，以Simulink的Blockset出現(xiàn)，可以在Simulink中進(jìn)行圖形化設(shè)計(jì)和仿真，同時(shí)又通過SignalCompiler可以把Matlab/Simulink的設(shè)計(jì)文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計(jì)文件（.vhd），以及用于控制綜合與編譯的TCL腳本。而對(duì)后者的處理可以由FPGA/CPLD開發(fā)工具Quartus，DSP Builder針對(duì)不同情況提供了兩套設(shè)計(jì)流程，即自動(dòng)流程和手動(dòng)流程。圖61是利用DSP Builder進(jìn)行DSP設(shè)計(jì)的流程框圖。如圖61所示，DSP Builder設(shè)計(jì)流程第一步是在Matlab/Simulink中進(jìn)行設(shè)計(jì)輸入，即在Matlab的Simulink環(huán)境中建立一個(gè)mdl模型文件，用圖形方式調(diào)用Altera DSP Builder和其它Simulink庫中的圖形模塊（Block），構(gòu)成系統(tǒng)級(jí)或算法級(jí)設(shè)計(jì)框圖（或稱Simulink設(shè)計(jì)模型）。第二步是利用Simulink強(qiáng)大的圖形化仿真、分析功能，分析此設(shè)計(jì)模型的正確性，完成模型仿真。在這兩步中，與一般的Matlab Simulink建模過程幾乎沒有什么區(qū)別，所不同的是設(shè)計(jì)模型庫采用Altera DSP Builder的Simulink庫，也不涉及到其它EDA軟件，沒有自動(dòng)流程和手動(dòng)流程的區(qū)別。圖61 DSP Builder設(shè)計(jì)流程為了針對(duì)不同用戶的設(shè)計(jì)目的和設(shè)計(jì)要求，DSP Builder提供了兩種不同的設(shè)計(jì)流程，主要可以分為自動(dòng)流程和手動(dòng)流程。在手動(dòng)流程中，設(shè)計(jì)者可以靈活地指定綜合、適配條件。不過，需要手動(dòng)的調(diào)用VHDL綜合器進(jìn)行綜合，調(diào)用Quartus進(jìn)行適配，調(diào)用ModelSim或者Quartus進(jìn)行仿真，最后用Quartus產(chǎn)生相應(yīng)的編程文件用于FPGA的配置。采用手動(dòng)流程時(shí)，除了行為級(jí)仿真驗(yàn)證和設(shè)計(jì)輸入外，其它過程與標(biāo)準(zhǔn)的基于VHDL的EDA設(shè)計(jì)流程完全是一致的。由上一步的DSP Builder設(shè)計(jì)流程得到VHDL文件（），送入綜合器進(jìn)行綜合。綜合器可以是SynplifyPro，也可以是LelnardoSpectrum，或者采用Altera自己的Quartus。在綜合時(shí)，可能需要對(duì)綜合器進(jìn)行配置或者提供綜合的約束條件。由于這個(gè)過程操作可能比較繁瑣，所以DSP Builder的SignalCompiler相應(yīng)提供了一個(gè)接口，針對(duì)設(shè)計(jì)，自動(dòng)產(chǎn)生一個(gè)TCL腳本與綜合器Synplify或者LelnardoSpectrum相接。綜合器在綜合操作后會(huì)產(chǎn)生一個(gè)網(wǎng)表文件，以供下一個(gè)流程使用。這里產(chǎn)生的網(wǎng)表文件稱為ATOM網(wǎng)表文件（如圖61所示），主要是EDIF一種參數(shù)可設(shè)置的，并含有具體器件系列硬件特征（如邏輯宏LCs、I/O單元、乘積項(xiàng)、嵌入式系統(tǒng)塊ESB等）的網(wǎng)表文件。如果用DSP Builder產(chǎn)生的DSP模型只是龐大設(shè)計(jì)中的一個(gè)子模塊，則可以在設(shè)計(jì)中調(diào)用DSP Builder產(chǎn)生的VHDL文件，以構(gòu)成完整的設(shè)計(jì)。同時(shí)，一樣可以使用Quartus強(qiáng)大的LogicLock功能和SignalTap測試技術(shù)。在圖61的流程中，其中有個(gè)流程在DSP設(shè)計(jì)中是不可或缺的，那就是HDL仿真。與DSP Builder可以配合使用的HDL仿真器是ModelSim。DSP Builder在生成VHDL代碼時(shí)，可以同時(shí)生成用于測試DSP模塊的TestBench（測試平臺(tái)）文件，DSP Builder生成的TestBench文件采用VHDL 語言，測試向量與該DSP模塊在Simulink中的仿真激勵(lì)相一致。通過ModelSim仿真生成的TestBench可以驗(yàn)證生成的VHDL代碼與Simulink中DSP模型的一致性。另外，DSP Builder在產(chǎn)生TestBench的同時(shí)，還產(chǎn)生了針對(duì)ModelSim仿真的Rcl腳本來簡化用戶的操作，掩蓋ModelSim仿真時(shí)的復(fù)雜性。 七、利用DSP Builder設(shè)計(jì)FIR數(shù)字濾波器圖71中顯示了一個(gè)典型的直接I型4階FIR濾波器，其輸出序列滿足下
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