【正文】 ......................................................................................................... 22 參考文獻(xiàn) ......................................................................................................... 23 附 錄 ............................................................................................................. 24 致 謝 ............................................................................................................. 34 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 1 第 1 章 緒論 課題背景及目的 在我國(guó)社會(huì)經(jīng)濟(jì)的全面發(fā)展過程中，各大中小城市的出租車營(yíng)運(yùn)事業(yè)也迅速發(fā)展，出租車已經(jīng)成為人們?nèi)粘３鲂羞x擇較為普遍的交通工具。出租車計(jì)價(jià)器是出租車營(yíng)運(yùn)收費(fèi)的專用智能化儀表，是出租車市場(chǎng)規(guī)范化 、標(biāo)準(zhǔn)化以及減少司機(jī)與乘客之間發(fā)生糾紛的重要設(shè)備。一種功能完備、簡(jiǎn)單易用、計(jì)量準(zhǔn)確的出租車計(jì)價(jià)器是加強(qiáng)出租車行業(yè)管理、提高服務(wù)質(zhì)量的必備品。當(dāng)計(jì)費(fèi)系統(tǒng)在各大、中城市出租車中使用越來越廣泛，用戶對(duì)計(jì)費(fèi)器的要求也越來越高。以出租車多功能計(jì)費(fèi)器為例，用戶不僅要求計(jì)費(fèi)器性能穩(wěn)定，計(jì)費(fèi)準(zhǔn)確，有防作 弊功能 。同時(shí)還要求其具有車票打印、語音報(bào)話識(shí)別、電腦串行通信及稅控等功能 。不同國(guó)家和地區(qū)的收費(fèi)方式存在差異，即使在同一地區(qū)，不同車型的出租車其收費(fèi)方式也有差別，而且出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整收費(fèi)方式等問題。傳統(tǒng)的基于單片機(jī)設(shè)計(jì)的出租車多功能計(jì)費(fèi)器已遠(yuǎn)遠(yuǎn)跟不上這種變化，功能升級(jí)很繁瑣，需要硬件重組和軟件更新同步進(jìn)行，成本高，并且每次升級(jí)都可能出現(xiàn)新的不穩(wěn)定因素 。而基于現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)的出租車多功能計(jì)費(fèi)器，采用硬件描述語言VerilogHDL 和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計(jì)方法，開發(fā)成本 低，周期短，可靠性高，功能升級(jí)方便，滿足了用戶的要求。該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能；采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的要求在 VerilogHDL 程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可以根據(jù)各地區(qū)需求增加其他功能 [1]。 國(guó)內(nèi)外研究狀況 從國(guó)內(nèi)外的各種研究方法來看，實(shí)現(xiàn)出租車計(jì)費(fèi)系統(tǒng)總共有三種方案。利用大規(guī)模的數(shù)字邏輯器件來實(shí)現(xiàn)，利用 89C51 實(shí)現(xiàn)，利用 CPLD/FPGA 來實(shí)現(xiàn)。二十世紀(jì)后半期，數(shù)字系統(tǒng)得到了飛速發(fā)展，同時(shí)為了提高系統(tǒng)的可靠性與通 用性，微處理器和專業(yè)集成電路逐漸取代了通用全硬件電路。目前，業(yè)界大量可編程邏輯器件，尤其是現(xiàn)場(chǎng)可編程器件被大量地應(yīng)用在集成電路的制作當(dāng)中 [2]。 理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設(shè)計(jì)要求：它能支持不同結(jié)構(gòu)的器件。在多種平臺(tái)運(yùn)行，提供易于使用的界面，并且有廣泛的特征。可編程器件的邏輯功能描述一般分為原理圖描述和硬件語言描述，原理圖描述是一種直觀簡(jiǎn)便的方法，它可以講現(xiàn) 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 2 有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用可編程器件來實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡(jiǎn)練。而語言描述可以精確和簡(jiǎn)練地 表示電路的邏輯功能，現(xiàn)在可編程器件的設(shè)計(jì)過程中廣泛使用。常用的硬件描述語言有 ABEL、 VHDL語言等，其中 VHDL 語言是一種行為描述語言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C 語言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計(jì)語言的主流。 課題研究方法 在分析了相關(guān)資料的基礎(chǔ)上，首先了解了出租車計(jì)費(fèi)系統(tǒng)的重要性，國(guó)內(nèi)外實(shí)現(xiàn)該系統(tǒng)的不同方法。在方案的選擇上，對(duì)比了各個(gè)方案的優(yōu)缺點(diǎn)，并對(duì)現(xiàn)有的計(jì)費(fèi)系統(tǒng)進(jìn)行了更新，使它能夠更好的滿足不同的要求。 采用軟件仿真方法對(duì)計(jì)費(fèi)系統(tǒng)進(jìn)行仿真，模 擬電動(dòng)機(jī)輸出信號(hào)，設(shè)置初始值，得出仿真波形并進(jìn)行觀察。 論文構(gòu)成及研究?jī)?nèi)容 論文包括緒論、出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)、關(guān)外圍電路、結(jié)論等四大部分組成。核心部分是設(shè)計(jì)說明部分和 FPGA 程序設(shè)計(jì)部分。 本文的的基本框架為：在方案的論證和設(shè)計(jì)說明部分一章中，同時(shí)介紹了總體設(shè)計(jì)框架，并對(duì)各個(gè)部分進(jìn)行了詳細(xì)說明。在計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)一章中，介紹了計(jì)費(fèi)系統(tǒng)的相關(guān)外圍電路，使系統(tǒng)更完善。 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 3 第 2 章 設(shè)計(jì)相關(guān)工具簡(jiǎn)介 EDA 簡(jiǎn)介 電子設(shè)計(jì)技術(shù)的核心就是 EDA 技術(shù)， EDA 是指以計(jì)算機(jī)為工作 臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即 IC 設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB 設(shè)計(jì)。 EDA 技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個(gè)階段。 70 年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、 PCB 布局布線，取代了手工操作。 80 年代為計(jì)算機(jī)輔助工程(CAE)階段。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。 CAE 的主要功能是： 原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線， PCB 后分析。 90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (EDA)階段 [3]。 中國(guó) EDA市場(chǎng)已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是 PC 主板和小型 ASIC 領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員 開 發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的 EDA 技術(shù)。 在 EDA 軟件開發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。日本、韓國(guó)都有 ASIC 設(shè)計(jì)工具，但不對(duì)外開放 。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件， 但性能不是很強(qiáng)。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了 50%和 30%。 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。 EDA 技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 EDA 水平不斷提高，設(shè)計(jì)工具趨于完美的地步。 EDA 市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平 還 很有限，需迎頭趕上。 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 4 配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè) 計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 目前 FPGA 的品種很多，有 XILINX 的 XC系列、 TI公司的 TPC 系列、 ALTERA 公司的FIEX 系 列等。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同 的電路功能。因此， FPGA 的使用非常靈活。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程 [4]。 硬件描述語言 VHDL簡(jiǎn)介 VHDL 全名是 VeryHighSpeed Integrated Circuit Hardware Description Language(超高速集成電路硬件描述語言 ),誕生于 1982 年。 1987 年 底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 5 征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí) 體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) [5]。 開發(fā)軟件 QuartusII 簡(jiǎn)介 Quartus II 是 Altera 公司推出的 CPLD/F[GA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性 。 Quartus II 設(shè)計(jì)流程： （ 1） 設(shè)計(jì)輸入：完成期間的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； （ 2） 綜合：包括分析和綜合器以、輔助工具和 RTL 查看器等工具； （ 3） 布局連線：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具； （ 4） 仿真： Quartus II 提供了功能仿真和時(shí)序仿真兩種工具； （ 5） 器件編程與配置：包括四種編程模式，即被動(dòng)串行模式、 JTAG 模式、主動(dòng)串行模式和插座內(nèi)編程模式 [6]。 使用 New Project Wizard 新建一個(gè)工程的過程： （ 1） 制定工程的文件存放目錄、工程名以及最頂層的設(shè)計(jì)實(shí)體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計(jì)實(shí)體名是相同的。 （ 2） 添加文件，包括最頂層的設(shè)計(jì)實(shí)體文件以及一些額外的電路模塊描述文件或定制的功能庫(kù)。 （ 3） 選擇目標(biāo)芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計(jì)的實(shí)際情況自動(dòng)選擇。 （ 4） 第三方 EDA 工具設(shè)定，包括設(shè)計(jì)輸入與綜合工具、仿真工具、時(shí)序分析工具等，默認(rèn)為 Quartus II 自帶的仿真器、綜合器以及時(shí)序分析器。 （ 5） 最后一步系統(tǒng)將整體工程的各項(xiàng)參數(shù)和設(shè)置總結(jié)并顯示出來，這時(shí)即可完成工程的創(chuàng)建 [7]。 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 6 第 3 章 設(shè)計(jì)方案及原理