【正文】 圖 模塊 COUNTER 圖 實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。 clr1 為清零信號(hào)， si為狀態(tài)信號(hào)， c1,c2,c3 分別為費(fèi)用的三為顯示。 （ 5）模塊 SCAN_LED 的實(shí)現(xiàn) （如圖 所示） 圖 模塊 SCAN_LED 圖 該模塊實(shí)現(xiàn)顯示車費(fèi)功能。 BT 為選位信號(hào)， SG譯碼信號(hào) 仿真： 系統(tǒng)仿真是在實(shí)際系統(tǒng)上進(jìn)行實(shí)驗(yàn)研究比較困難時(shí)適用的必不可少的工具，它是指通過系統(tǒng)模型實(shí)驗(yàn)去研究一個(gè)已經(jīng)存在或 正在設(shè)計(jì)的系統(tǒng)的過程，通俗地講，就是進(jìn)行模型實(shí)驗(yàn)。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。 程序輸入完成后進(jìn)行編譯， 編譯完成后，可以對(duì)所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，本課程設(shè)計(jì)的 9 仿真平臺(tái)是 MAX+plusⅡ ,通過對(duì) VHDL 源程序進(jìn)行編譯檢錯(cuò)，然后創(chuàng)建波形文件（后綴名為 .scf），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時(shí)間，設(shè)置好輸入初值進(jìn)行仿真，得到仿真波形圖： MS 的結(jié)果驗(yàn)證 (如圖 ) 圖 當(dāng) JS 為高電平， CLK_OUT 按照 CLK1 輸出；低電平時(shí)，按照 CLK0 輸出 2 模塊 SOUT 的結(jié)果驗(yàn)證 (如圖 ) enable 高電平時(shí)，每一個(gè)時(shí)鐘上升沿時(shí)， CQI 計(jì)數(shù)加 1，若 CQI=30 時(shí)， state 賦 01，30CQI=80 時(shí)， state 賦 10態(tài)， ? ..； enable 低電平時(shí)， CQI 計(jì)數(shù)暫停，保持不變 圖 3 模塊 PULSE 的結(jié)果驗(yàn)證 (如圖 ) 10 每個(gè) CLK0 上升沿時(shí)， CNT 計(jì)數(shù)加 1，加到 4 時(shí)在下一個(gè)時(shí)鐘上升沿賦值 0； t 不為 0時(shí) fout 賦值高電平，否則低電平 圖 4 模塊 COUNTER 的結(jié)果驗(yàn)證 (如圖 ) SI 為出租車狀態(tài)信號(hào)：“ 00”表示計(jì)費(fèi)值停止， Q1~Q3 不變 。“ 01”計(jì)費(fèi)清零，設(shè)置為起步價(jià) 10 元， Q2=1,Q3=0,Q1=0。“ 10” 正常計(jì)費(fèi)，每公里 1 元，“ 11”超過 20 元后，每公里 元； Q1,Q2,Q3 的信號(hào)分別賦值給 C1,C2,C3 圖 5 模塊 SCAN_LED 的結(jié)果驗(yàn)證 (如圖 ) 11 BT 位選， SG 譯碼對(duì)應(yīng)數(shù)字 0～ 9 圖 6 模塊 TAXI 的結(jié)果驗(yàn)證 (如圖 ) 圖 結(jié)果分析 出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車 啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計(jì)過程中還需要改進(jìn)的是控制系統(tǒng)的糾錯(cuò)功能。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強(qiáng)，是 一個(gè)多層次的硬件描述語言及 PLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。 12 5 結(jié)束語 課程設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過程． ”千里之行始于足下 ”，通過這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義．我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí) 地邁開這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ) 。 通過這次實(shí)驗(yàn)使我收獲很多，對(duì)書本理論知識(shí)有了進(jìn)一步加深，初步掌握了MAXPLUSII 軟件的一些設(shè)計(jì)使用方法。對(duì)一些器 件的使用方法了解更深刻了，如一些器件的使能端的作用等。主要有以下一些實(shí)驗(yàn)感想 應(yīng)該對(duì)實(shí)驗(yàn)原理有深刻理解； 做實(shí)驗(yàn)必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了； 熟練掌握其他軟件是必要的，如 Matlab 軟件、 Excel、 Word 等； 必須學(xué)會(huì)自己調(diào)試電路，一般第一次設(shè)計(jì)出的電路都會(huì)通不過編譯的，所以要學(xué)會(huì)調(diào)試電路，而不是等老師解答或同學(xué)幫助； 13 致 謝 經(jīng)過 三 周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。在沒有做課程設(shè)計(jì)以前覺得課程設(shè)計(jì)只是對(duì)這 半 年來所學(xué)知識(shí)的單純總結(jié)，但是通過這次做課程設(shè)計(jì) 發(fā)現(xiàn)自己的看法有點(diǎn)太片面。課程設(shè)計(jì)不僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。在這次課程設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對(duì)我們更好的理解知識(shí)，所以在這里非常感謝幫助我的同學(xué)。 在此要感謝我們的指導(dǎo)老師 陳老師 對(duì)我們悉心的指導(dǎo)，感謝老師們給我們的幫助。在設(shè)計(jì)過程中，我通過查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué) ，并向老師請(qǐng)教等方式，使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛，收獲 頗豐 。 14 參考文獻(xiàn) [1] 曹昕 燕，周鳳臣， 聶春燕 .EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)【 M】 .清華大學(xué)出版社 [2] 劉欲曉，方強(qiáng)， 黃宛寧 .EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實(shí)踐【 M】 .電子工業(yè)出版社 [3] 潘松， 黃繼業(yè) .EDA 技術(shù)實(shí)用教程（第三版）【 M】 .科學(xué)出版社 [4] 趙巖嶺，劉春等 .在 MAX+PLUSII 平臺(tái)下用 VHDL 進(jìn)行數(shù)字電路設(shè)計(jì) .西安：希典出版社， 2021 [5] 康華光主編 .電子技術(shù)基礎(chǔ)模擬部分 .北京：高等教育出版社， 2021 [6] 閻石主編 .數(shù)字電子技術(shù)基礎(chǔ) .北京：高等教育出版社， 2021 15 附錄 1： 模塊 MS清單 // 程序名稱： MS // 程序功能： 模塊 MS，輸入端口 CK0、 CK1 為兩個(gè)不同的時(shí)鐘信號(hào)，來模擬汽車的加速和勻速， JS 加速按鍵。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 ENTITY MS IS PORT(CK0:IN STD_LOGIC。 //慢速檔的時(shí)鐘信號(hào) CK1:IN STD_LOGIC。 //快速檔的時(shí)鐘信號(hào) JS:IN STD_LOGIC。 //換擋按鍵信號(hào) CLK_OUT:OUT STD_LOGIC)。 END MS。 ARCHITECTURE ONE OF MS IS BEGIN PROCESS(JS, CK0,CK1) BEGIN IF JS=39。039。 THEN CLK_OUT=CK0。 //JS 低電平，則為慢速檔 ELSE CLK_OUT=CK1。 //JS 高電平，快速檔 END IF。 END PROCESS。 END ONE。 附錄 2： 模塊 SOUT 清單 16 // 程序名稱： SOUT // 程序功能： 該模塊實(shí)現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時(shí)鐘信號(hào)， enable 為啟動(dòng)使能信號(hào)， sto 暫停信號(hào)， clr 為清零信號(hào)， st為狀態(tài)信號(hào)。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY SOUT IS PORT(CLK:IN STD_LOGIC。 ENABLE:IN STD_LOGIC。 STO :IN STD_LOGIC。 CLR:IN STD_LOGIC。 ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END SOUT。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLR=39。039。 THEN CQI:=(OTHERS=39。039。)。 //CLR 低電平 ,CQI 清零 ELSIF CLK39。EVENT AND CLK=39。139。 THEN //CLK 上升沿觸發(fā) IF STO=39。139。 THEN STATE:=00。CQI:=CQI。 //STO 高電平時(shí)， state 賦 00態(tài) ELSIF ENABLE =39。139。 THEN //ENABLE 高電平， CQI 計(jì)數(shù)加 1 CQI:=CQI+1。 17 IF CQI=30 THEN STATE:=01。 //CQI=30 時(shí)， state 賦 01 態(tài) ELSIF CQI30 AND CQI=80 THEN STATE:=10。 //30CQI=80 時(shí)， state 賦 10態(tài) ELSE STATE:=11。 //CQI80 時(shí)， state 賦 11 態(tài) END IF。 END IF。 END IF。 ST=STATE。 END PROCESS。 END ONE。 附錄 3： 模塊 PULSE // 程序名稱： PULSE // 程序功能： 該模塊實(shí)現(xiàn)將時(shí)鐘信號(hào) 5 分頻功能。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 END PULSE。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) 18 VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。