【正文】 技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷?CPLD/FPGA 的出現(xiàn)，給設(shè)計(jì)人員帶來(lái)了諸多方便。該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能；采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的要求在 VerilogHDL 程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可以根據(jù)各地區(qū)需求增加其他功能 [1]。在計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)一章中，介紹了計(jì)費(fèi)系統(tǒng)的相關(guān)外圍電路，使系統(tǒng)更完善。 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí) 體的內(nèi)部功能和算法完成部分。 傳統(tǒng)計(jì)費(fèi)器的不足可以體現(xiàn)在以下幾點(diǎn)： （ 1）產(chǎn)品更新周期長(zhǎng) （ 2）計(jì)價(jià)方式的不靈活 （ 3）顯示方式的不靈活 考慮到目前出租車行業(yè) 迅猛發(fā)展的趨勢(shì)以及對(duì)計(jì)費(fèi)器更高的靈活性要求，本設(shè)計(jì)希望嘗試一些新的方法來(lái)予以解決。 圖 MDLS系列字符型 LCM電路框圖 此液晶模塊有 16個(gè)引腳，各引腳功能說(shuō)明如表 所示： 表 MDLS 系列字符型液晶引腳說(shuō)明 引腳號(hào) 符號(hào) 狀態(tài) 功能 1 Vss 電源地 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 10 2 Vdd +5V邏輯電源 3 V0 液晶驅(qū)動(dòng)電源 4 RS 輸入 寄存器選擇 1：數(shù)據(jù)； 0：指令 5 R/W 輸入 讀、寫操作選擇 1：讀； 0：寫 6 E 輸入 使能信號(hào) 7 DB0 三態(tài) 數(shù)據(jù)總線（ LSB） 8 DB1 三態(tài) 數(shù)據(jù)總線 9 DB2 三態(tài) 數(shù)據(jù)總線 10 DB3 三態(tài) 數(shù)據(jù)總線 11 DB4 三態(tài) 數(shù)據(jù)總線 12 DB5 三態(tài) 數(shù)據(jù)總線 13 DB6 三態(tài) 數(shù)據(jù)總線 14 DB7 三態(tài) 數(shù)據(jù)總線（ MSB） 15 A 背光燈 +5 16 K 背光燈 GND 指令集控制 HD44780 共有 11 條控制指令，我們只要對(duì)其中的 6 條指令進(jìn)行控制就可以成功的顯示字符?，F(xiàn)在將 分成每 200 個(gè)方波為 1份，然后對(duì)其調(diào)頻，比如說(shuō) 30km/h 則讓 200 個(gè)方波當(dāng)中的 30 個(gè)方波通過(guò)，其余都為高電平，采用這種方法就可以輕松實(shí)現(xiàn)調(diào)頻，控制電動(dòng)機(jī)的轉(zhuǎn)速。輸出端 p 的每個(gè)上升沿都代表計(jì)了 1km。 （ 3） SET：設(shè)置選擇模塊，當(dāng) Pass 端為 1 時(shí)才可以進(jìn)行選擇操作， an 為按鍵輸入端， setout 為輸出端從 000 到 111 給選通模塊分別代表不同設(shè)置選項(xiàng)。 （ 11） NSAN：深夜每公里費(fèi)用設(shè)定模塊，根據(jù)計(jì)費(fèi)標(biāo)準(zhǔn)深夜 23： 00 到凌晨 5： 00之間要加收 30%的費(fèi)用。 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 20 第 4 章 設(shè)計(jì)仿真驗(yàn)證 LCD 驅(qū)動(dòng)程序 仿真 圖 LCD驅(qū)動(dòng)模塊仿真圖 從圖中可以看出，我已經(jīng)對(duì)使能信號(hào)端 e做了優(yōu)化，使其只有當(dāng)數(shù)據(jù)端信號(hào) 穩(wěn)定不發(fā)生跳變時(shí)才對(duì)數(shù)據(jù)進(jìn)行讀寫操作，以此來(lái)防止寫入不可靠的數(shù)據(jù)，造成錯(cuò)誤。 USE 。 end if。039。 // 輸入方式設(shè)置 // end if。039。 when 10101=D=af。 when 01110=D=b8。 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 27 when 00111=D=c1。 when 10111=D=ch。 when 01100=D=f6。 when 10011=D=cd。 when others =D=00100000。 when 01010=D=b4。 when 10001=D=ab。 end if。039。039。EVENT AND clk=39。本文設(shè)計(jì)的出租車計(jì)費(fèi)器具備了 LCD 顯示、計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定、按不同計(jì)價(jià)標(biāo)準(zhǔn)自動(dòng)計(jì)費(fèi)、統(tǒng)計(jì)功能、模擬車輪驅(qū)動(dòng)等功能。 CF 為總費(fèi)用的輸入端，當(dāng) STOP 端接到停止計(jì)費(fèi)的信號(hào)后就自動(dòng)累計(jì)一次乘客總數(shù)和營(yíng)運(yùn)額總數(shù)，輸出給顯示模塊。可以在 0到 7分鐘內(nèi)每次加減 1分鐘進(jìn)行設(shè)定。 Setmux 是設(shè)定選通模塊用于選通加減鍵給需要設(shè)定的模塊（ U 為加 ， D 為減）。 計(jì)程模塊 計(jì)程模塊如圖 所示，計(jì)算出租車行駛路程，每行駛一公里輸出端 jc 就發(fā)出一個(gè)上升沿給計(jì)程計(jì)時(shí)選通模塊。 電機(jī)驅(qū)動(dòng)模塊設(shè)計(jì) 為了演示更為直觀，可以用步進(jìn)電機(jī)來(lái)模擬出租車的車輪運(yùn)動(dòng)，其硬件部分主要由步進(jìn)電機(jī)驅(qū)動(dòng)器和步進(jìn)電機(jī)組成，如圖 所示。 HD44780 是字符型 LCM 的控制器，分為控制部分和驅(qū)動(dòng)部分。如圖 所示?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。日本、韓國(guó)都有 ASIC 設(shè)計(jì)工具，但不對(duì)外開(kāi)放 。 采用軟件仿真方法對(duì)計(jì)費(fèi)系統(tǒng)進(jìn)行仿真，模 擬電動(dòng)機(jī)輸出信號(hào)，設(shè)置初始值，得出仿真波形并進(jìn)行觀察。同時(shí)還要求其具有車票打印、語(yǔ)音報(bào)話識(shí)別、電腦串行通信及稅控等功能 。論述了計(jì)程模塊、計(jì)費(fèi)模塊、譯碼動(dòng)態(tài)掃描模塊等的設(shè)計(jì)方法。 理想的可編程邏輯開(kāi)發(fā)系統(tǒng)能符合大量的設(shè)計(jì)要求：它能支持不同結(jié)構(gòu)的器件。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。因此， FPGA 的使用非常靈活。 使用 New Project Wizard 新建一個(gè)工程的過(guò)程： （ 1） 制定工程的文件存放目錄、工程名以及最頂層的設(shè)計(jì)實(shí)體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計(jì)實(shí)體名是相同的。自動(dòng)計(jì)費(fèi)模塊會(huì)按照不同的計(jì)費(fèi)標(biāo)準(zhǔn)自動(dòng)調(diào)節(jié)計(jì)費(fèi)。 其中： D 表示顯示開(kāi)關(guān)： D=1 為開(kāi)， D=0 為關(guān)； C 表示光標(biāo)開(kāi)關(guān)： C=1 為開(kāi)， C=0 為關(guān)； B 表示閃爍開(kāi)關(guān)： B=1 為開(kāi)， B=0 為 關(guān)。 主要功能模塊設(shè)計(jì) 車速比較模塊 車速比較模塊如下圖所示。 車輪大小設(shè)定模塊 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 15 圖 車輪大小設(shè)定模塊 圖 為車輪大小設(shè)定模塊，根據(jù)調(diào)查現(xiàn)在的車租車車輪大小主要有以下幾種規(guī)格： 表 車輪直徑規(guī)格與每 km 轉(zhuǎn)的圈數(shù) 對(duì)應(yīng)表 車輪直徑 50cm 52cm 54cm 56cm 58cm 60cm 圈數(shù) /km 當(dāng)密碼正確后， pass 端為 1， setout 把設(shè)定的車輪大小數(shù)值送到計(jì)程模塊，計(jì)程模塊根據(jù)輪徑大小的不同，每 km 所轉(zhuǎn)圈數(shù)不同，自行調(diào)節(jié)計(jì)算。 clk 輸出自動(dòng)變化的頻率給加減模塊，k 是累積端，累積 4 秒后不再發(fā)生變化，通過(guò) XOR（異或）端，當(dāng)加鍵或減鍵停止后則自動(dòng)使 k 累積的值清零，這樣下次按下加鍵時(shí)就又從 1Hz 開(kāi)始加了。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為過(guò) 10 公里后加收 50%費(fèi)用的每公里價(jià)格輸出端給自動(dòng)計(jì)費(fèi)模塊，它的初始值設(shè)為 元/km，每次可以加減 元進(jìn)行設(shè)定，最大值為 元 /km。 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 21 圖 計(jì)費(fèi)系統(tǒng)時(shí)序仿真圖 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 22 結(jié) 論 FPGA 器件的成本越來(lái)越低， Actel 公司發(fā)布第三代的基于 Flash 的可編程邏輯方案。 f0,f1,f2,f3,f4,f5,f6,f7,f8,f9,fa,fb,fc,fd,fe,ff,fg,fh,fi,fj : IN STD_LOGIC_vector(7 downto 0) rs,rw,e : OUT STD_LOGIC。 end if。 if q=3 then rs=39。 if p=1 then t=t+1。 when 01010=D=a4。 when others =D=00100000。 when 10011=D=bd。 when 01100=D=c6。 end if。 when 00111=D=f1。 when 01110=D=c8。 when 10101=D=bf。 end if。 when 01100=D=a6。 case t is when 00=D=10000000。 rw=39。039。 END lcd?；?Flash 的 FPGA 可以提供加密、低功耗、上電工作、可重復(fù)編程的方案。 D_N 是白天和深夜的判別信號(hào)， D D D3 、 N N N3 分別代表白天起步費(fèi)、單位公里費(fèi)、10 公里后的單位公里費(fèi)、深夜起步費(fèi)、單位公里費(fèi)、 10 公里后的單位公里費(fèi)。 up 和 down 為加減鍵， clk 為加減的快慢頻率，只要按住加鍵后就會(huì)自動(dòng)加了， word 是顯示輸出端，經(jīng)過(guò)二進(jìn)制轉(zhuǎn) BCD 碼后就可以在界面上顯示。 計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定系統(tǒng) 由于受到油價(jià)影響，很多城市都推出了油價(jià)運(yùn)價(jià)聯(lián)動(dòng)機(jī)制。當(dāng)車速低于 12km/h 時(shí) low 端為高電平，此時(shí)將進(jìn)入計(jì)時(shí)狀態(tài)，車速大于 12km/h 小于 180km/h 時(shí) low 端為低電平， high 端也為低電平，進(jìn)入計(jì)程狀態(tài)。 其中： 1/D =1；數(shù)據(jù)讀、寫操作后， AC 自動(dòng)增一； 1/D =0；數(shù)據(jù)讀、寫操作后， AC 自動(dòng)減一； S =1；數(shù)據(jù)讀、寫操作后，畫(huà)面平移； S =1；數(shù)據(jù)讀、寫操作后 ，畫(huà)面不動(dòng)。按下計(jì)費(fèi)啟動(dòng)鍵后利用電容的瞬間充電過(guò)程來(lái)清零上一次的計(jì)費(fèi)數(shù)值，此后開(kāi)始自動(dòng)計(jì)費(fèi)，按下計(jì)費(fèi)停止鍵后計(jì)費(fèi)終止，統(tǒng)計(jì)模塊自動(dòng)執(zhí)行保存記錄。 （ 3） 選擇目標(biāo)芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計(jì)的實(shí)際情況自動(dòng)選擇。 硬件描述語(yǔ)言 VHDL簡(jiǎn)介 VHDL 全名是 VeryHighSpeed Integrated Circuit Hardware Description Language(超高速集成電路硬件描述語(yǔ)言 ),誕生于 1982 年。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè) 計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (EDA)階段 [3]?？删幊唐骷倪壿嫻δ苊枋鲆话惴譃樵韴D描述和硬件語(yǔ)言描述，原理圖描述是一種直觀簡(jiǎn)便的方法，它可以講現(xiàn) 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 2 有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用可編程器件來(lái)實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用語(yǔ)言來(lái)描述，但電路圖描述方法無(wú)法做到簡(jiǎn)練。 關(guān)鍵詞：出租車，計(jì)費(fèi)系統(tǒng)，硬件描述語(yǔ)言，數(shù)字系統(tǒng)， FPGA 長(zhǎng)沙學(xué)院畢業(yè)設(shè)計(jì) (論文 ) II ABSTRACT With the rapid development of EDA technology, electronic