【正文】 混和信號源和邏輯信號源兩種。其中混和信號源主要輸出的是模擬波形，邏輯信號源輸出的是數(shù)字碼形?；旌托盘栐催€可分為函數(shù)信號發(fā)生器、函數(shù)發(fā)生器，函數(shù)信號發(fā)生器輸出標(biāo)準(zhǔn)波形，例如正弦波、方波等，函數(shù)發(fā)生器輸出用戶自定義的任意波形；邏輯信號發(fā)生器可分為脈沖信號發(fā)生器、碼江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 3 頁 共 36 頁型發(fā)生器，脈沖信號發(fā)生器能驅(qū)動方波或脈沖波輸出，碼型發(fā)生器可以驅(qū)動許多通道的數(shù)字碼型。 國內(nèi)外發(fā)展現(xiàn)狀以前采用可變時(shí)鐘和計(jì)數(shù)器尋址波形存儲器的任意波形發(fā)生器 [4的應(yīng)用比較廣泛，取樣的時(shí)鐘頻率較高并且可調(diào)節(jié)，但是這種波形發(fā)生器對硬件要求高，需鎖相環(huán)和截止頻率可調(diào)的低通濾波器，已經(jīng)逐步退出市場。現(xiàn)在市場上的數(shù)字信號發(fā)生器大多采用的是直接數(shù)字合成（DDS）技術(shù)，這種波形發(fā)生器不但可以產(chǎn)生變頻的載頻信號、調(diào)制信號，還能參與計(jì)算機(jī)配合生成自定義的任意信號，更為實(shí)用，便捷。從目前發(fā)展?fàn)顩r來看，國外的發(fā)展更為成熟。Tektronix 和 Agilent 為代表的國際電子測量儀器公司在這些領(lǐng)域的研究和開發(fā)卓有成效，它們的產(chǎn)品在技術(shù)上相對成熟，大部分市場都被它們所有，但是價(jià)格昂貴，一般研究的造價(jià)也比較高，在各國市場上的價(jià)格都很高昂。我國研制任意波形發(fā)生器于上世紀(jì) 90 年代開始，近年來我國有部分廠家的進(jìn)步較大，一直都在學(xué)習(xí)和借鑒它們的研究產(chǎn)品并改進(jìn)也取得了可喜的成果。但是和國外的研究成果比較有很大的落差。各方面還在發(fā)展階段。本文的主要研究內(nèi)容是參考直接數(shù)字頻率合成原理（DDS）技術(shù) [6]，利用Quartus II 軟件作為 研究平臺，用 VHDL 語言作為開發(fā)語言平臺，基于 FPGA 的基礎(chǔ)上實(shí)現(xiàn)數(shù)字信號發(fā)生器，實(shí)現(xiàn)頻率幅度可調(diào)的正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。12 設(shè)計(jì)要求 實(shí)現(xiàn)多種波形的輸出。這些波形包括正弦波、三角波、鋸齒波、反鋸齒波、梯形波、方波、階梯波等等。 輸出頻率范圍：1kHz—10MHz, 具有頻率設(shè)置功能，頻率步進(jìn)：100Hz 輸出電壓幅度可調(diào)，在 50Ω 負(fù)載電阻上的電壓峰峰值大于 1V. 能用開關(guān)方便的選擇某一種波形的輸出。工作要求： 對基本要求能完成方案比較、設(shè)計(jì)與論證、理論分析與計(jì)算、電路圖及有關(guān)設(shè)計(jì)文件。對基本要求能完成硬件電路設(shè)計(jì)、制作與調(diào)試。對基本要求能完成軟件調(diào)試，測試結(jié)果符合要求。完成擴(kuò)展要求3 設(shè)計(jì)原理和設(shè)計(jì)指標(biāo) DDS 技術(shù) DDS 和大多數(shù)的數(shù)字信號處理技術(shù)是一樣，它的基礎(chǔ)依然是采用奈圭斯特定理。奈圭斯特采樣定理是任何模擬信號進(jìn)行數(shù)字化處理的基礎(chǔ)，它描述的是一個(gè)帶限的模擬信號經(jīng)抽樣變成離散序列后可不可以由這些離散序列恢復(fù)出原始模擬信號的問題。奈圭斯特采樣定理告訴我們，當(dāng)抽樣頻率大于或者等于模擬信號最高頻率的兩倍時(shí)，可以由抽樣得到的離散序列無失真地恢復(fù)出原始模擬信號。只不過在 DDS 技術(shù)中，這個(gè)過程被顛倒過來了。DDS 不是對模擬信號進(jìn)行抽樣，而是一個(gè)假定抽樣過程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過某種方法把已經(jīng)量化的數(shù)值重建原始信號的問題。DDS 電路一般由參考時(shí)鐘、相位累加器、波形存通濾波器（LPF）組成。其結(jié)構(gòu)如圖 所示。江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 2 頁 共 36 頁圖 DDS 基本結(jié)構(gòu)框圖其中，f c 為參考時(shí)鐘頻率，K 為頻率控制字，N 為相位累加器位數(shù)，A 為波形存儲器地址位數(shù)，D 為波形存儲器的數(shù)據(jù)位字長和 D/A 轉(zhuǎn)換器位數(shù)。DDS 系統(tǒng)中的參考時(shí)鐘通常由一個(gè)高穩(wěn)定度的晶體振蕩器來產(chǎn)生，用來作為整個(gè)系統(tǒng)各個(gè)組成部分的同步時(shí)鐘。頻率控制字（Frequency Control Word，F(xiàn)CW）實(shí)際上是二進(jìn)制編碼的相位增量值，它作為相位累加器的輸入。相位累加器由加法器和寄存器級聯(lián)而成，它將寄存器的輸出反饋到加法器的輸入端實(shí)現(xiàn)累加的功能。在每一個(gè)時(shí)鐘脈沖 f c，相位累加器把頻率字 K 累加一次，累加器的輸出相應(yīng)增加一個(gè)步長的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實(shí)質(zhì)上是以 K 為步長的線性遞增序列（在相位累加器產(chǎn)生溢出以前） ，它反映了合成信號的相位信息。相位累加器的輸出與波形存儲器的地址線相連，相當(dāng)于對波形存儲器進(jìn)行查表，這樣就可以把存儲在波形存儲器中的信號抽樣值（二進(jìn)制編碼值）查出。在系統(tǒng)時(shí)鐘脈沖的作用下，相位累加器不停的累加，即不停的查表。波形存儲器的輸出數(shù)據(jù)送到 D/A 轉(zhuǎn)換器，D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅度值轉(zhuǎn)換成一定頻率的模擬信號，從而將波形重新合成出來。若波形存儲器中存放的是正弦波幅度量化數(shù)據(jù)，那么 D/A 轉(zhuǎn)換器的輸出是近似正弦波的階梯波，還需要后級的低通平滑濾波器進(jìn)一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號。圖 所示為 DDS 各個(gè)部分的輸出信號。由于受到字長的限制，相位累加器累加到一定值后，就會產(chǎn)生一次累加溢出，這樣波形存儲器的地址就會循環(huán)一次，輸出波形循環(huán)一周。相位累加器的溢出頻率即為合成信號的頻率?？梢?，頻率控制字 K 越大，相位累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。故改變頻率字（即相位增量） ，就可以改變相位累加器的溢出時(shí)間，在參考頻率不變的條件下就可以改變輸出信號的頻率。圖 DDS 各部分輸出波形江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 3 頁 共 36 頁 FPGA 簡介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專用集成電路的發(fā)展過程。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（Application Special Integrated Circuit, ASIC）芯片，而且希望ASIC 的設(shè)計(jì)周期盡可能短，最好是在 實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件（Field Programmable Logic Device, FPLD）,其中應(yīng)用最廣泛的當(dāng)屬 CPLD 和 FPGA[1]。CPLD 是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，F(xiàn)PGA 是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱。兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，但有時(shí)可以忽略這兩者的區(qū)別。不同廠家對可編程邏輯器件的叫法也不盡相同。Altera 公司把自己的可編程邏輯器件產(chǎn)品中的 MAX 系列（乘積項(xiàng)技術(shù)，EEPROM 技術(shù)） 、FLEX 系列（查找表技術(shù)，SRAM 工藝）都叫做 CPLD；而把也是 SRAM 工藝、基于查找表技術(shù)、要外掛配置用的 FLEX 系列的 EPROM 叫做 FPGA。早期的可編程邏輯器件都屬于低密度 PLD（Programmable Logic Device） ，結(jié)構(gòu)簡單，設(shè)計(jì)靈活，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。1985 年 Xilinx公司首先推出了現(xiàn)場可編程門陣列 FPGA，這是一種新型的高密度 PLD，采用CMOSSRAM 工藝制作，其結(jié)構(gòu)和陣列型 PLD 不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。FPGA 一般由 6 部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。每個(gè)單元簡介如下：（1）可編程輸入/輸出單元（I/O 單元） 。目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電氣標(biāo)準(zhǔn)與 I/O 物江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 4 頁 共 36 頁理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等；（2）基本可編程邏輯單元。FPGA 的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。FPGA 內(nèi)部寄存器可配置為帶 同步/異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。一般來說，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。（3）嵌入式塊 RAM。目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、CAM、FIFO 等存儲結(jié)構(gòu)。（4）豐富的布線資源。布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分：A 全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線；B 長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時(shí)鐘信號的布線；C 短線資源：用來完成基本邏輯單元間的邏輯互連與布線；D 其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號線。（5）底層嵌入功能單元。由廠商及芯片型號決定。（6）內(nèi)嵌專用硬核。與“底層嵌入單元”有區(qū)別，這里指的硬核主要是那些通用性相對較弱的芯片，不是所有 FPGA 芯片都包含硬核。FPGA 的基本特點(diǎn)主要有： (1)采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2)FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 (3)FPGA 內(nèi)部有豐富的觸發(fā)器和 I／O 引腳。 (4)FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之江 西 師 范 大 學(xué) 科 學(xué) 技 術(shù) 學(xué) 院 14 屆 畢 業(yè) 設(shè) 計(jì) 說 明 書 第 5 頁 共 36 頁一。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 使用 FPGA 時(shí)，可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。 VHDL 簡介VHDL 的全稱是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年