【正文】 IIR 數(shù)字濾波器的設(shè)計(jì)方法IIR 數(shù)字濾波器的設(shè)計(jì)方法通常有模擬轉(zhuǎn)換法、零極點(diǎn)累試法和優(yōu)化設(shè)計(jì)法。1. IIR 數(shù)字濾波器的模擬轉(zhuǎn)換設(shè)計(jì)法利用模擬濾波器成熟的理論和設(shè)計(jì)方法來設(shè)計(jì) IIR 數(shù)字濾波器是經(jīng)常使用的方法。設(shè)計(jì)過程是：按照技術(shù)要求設(shè)計(jì)一個(gè)模擬濾波器，得到濾波器的傳輸函數(shù) ，再按一)(sHa定的轉(zhuǎn)換關(guān)系將 轉(zhuǎn)換成數(shù)字濾波器的系統(tǒng)函數(shù) 。將傳輸函數(shù) 從 s 平面)(sHa )(zH轉(zhuǎn)移到 z 平面的方法有多種，但工程上常用的是脈沖響應(yīng)不變法和雙線性變換法。2. IIR 數(shù)字濾波器的零極點(diǎn)累試法上述介紹的模擬轉(zhuǎn)換設(shè)計(jì)法實(shí)際上是數(shù)字濾波器的一種間接設(shè)計(jì)方法，而且幅度特性受到所選模擬濾波器特性的限制。例如巴特沃斯低通幅度特性是單調(diào)下降，而切比雪夫低通特性帶內(nèi)或帶外有上、下波動(dòng)等，對(duì)于要求任意幅度特性的濾波器，則不適合采用這種方法。下述介紹的在數(shù)字域直接設(shè)計(jì) IIR 數(shù)字濾波器的設(shè)計(jì)方法，其特點(diǎn)是適合設(shè)計(jì)任意幅度特性的濾波器。x(n) a0 y(n)z1b0 a1z1b1 a2淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）6在 IIR 數(shù)字濾波器的直接設(shè)計(jì)法中零極點(diǎn)累試法較為常用，設(shè)單位脈沖響應(yīng)的零極點(diǎn)表達(dá)式為 AzH?)(??NkkMrrzdc11)(（）按照（）式，系統(tǒng)特性取決于系統(tǒng)零極點(diǎn)的分布，通過分析，我們知道系統(tǒng)極點(diǎn)位置主要影響系統(tǒng)幅度特性峰值位置及其尖銳程度，零點(diǎn)位置主要影響系統(tǒng)幅度特性的谷值位置及其凹下的程度；且通過零極點(diǎn)分析的幾何作圖法可以定性地畫出其幅度特性。上面的結(jié)論及方法提供了一種直接設(shè)計(jì)濾波器的方法。這種設(shè)計(jì)方法是根據(jù)其幅度特性先確定零極點(diǎn)位置，再按照確定的零極點(diǎn)寫出其系統(tǒng)函數(shù)，畫出其幅度特性，并與希望的進(jìn)行比較，如不滿足要求。可通過移動(dòng)零極點(diǎn)位置或增加（減少）零極點(diǎn)，進(jìn)行修正。IIR 數(shù)字濾波器除模擬轉(zhuǎn)換設(shè)計(jì)法和零極點(diǎn)累試法外，還有一種直接在頻域或者時(shí)域中進(jìn)行設(shè)計(jì)，聯(lián)立方程后需要計(jì)算機(jī)作輔助運(yùn)算的方法，即所謂的優(yōu)化設(shè)計(jì)法。 IIR 數(shù)字濾波器的硬件實(shí)現(xiàn)方案濾波器的實(shí)現(xiàn)主要包括兩大類：DSPTMS320 系列芯片的實(shí)現(xiàn)和 ISP 器件的實(shí)現(xiàn)（主要包括 FPGA 和 CPLD） 。其中利用 DSPTMS320 系列芯片實(shí)現(xiàn)濾波時(shí)速度較慢，而利用 ISP 器件實(shí)現(xiàn)時(shí)，其運(yùn)算速度比 DSP 器件要快好多倍。FPGA 的實(shí)現(xiàn)包括其自帶的核的實(shí)現(xiàn)方法和自編程實(shí)現(xiàn)方法。核的實(shí)現(xiàn)方法雖然好用并且結(jié)構(gòu)縝密，但一般情況下使用的權(quán)限都會(huì)受到注冊(cè)購(gòu)買的限制，因此基于 FPGA 的自編程實(shí)現(xiàn)方法成了濾波器實(shí)現(xiàn)的首選。：直接相乘累加式對(duì)于二階的 IIR 數(shù)字濾波器，其傳遞函數(shù)為： ()?)(zH210??zba濾波器信號(hào)流圖見圖 11，在第 n 時(shí)刻， 是當(dāng)時(shí)的輸入樣本； 是 n 時(shí)刻的 IIR)(X)(Y濾波器的輸出： )2()1()(0???dbnXd淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）7 ()210 )()()( andandY???因此，可以用硬件乘法器和硬件加法器來實(shí)現(xiàn)乘法和加法。由式()可以看出，按照這種設(shè)計(jì)方法，要用到 5 個(gè)乘法器和 6 個(gè)加法器。對(duì)于 FPGA 的設(shè)計(jì)來說，這種方法的缺點(diǎn)是比較耗費(fèi)資源。：基于 ROM 查表法的 VHDL 結(jié)構(gòu)化設(shè)計(jì)采用 ROM 查表的方法，主要是為了避免使用硬件乘法器。二階 IIR 的一般表示形式為： ()210210 ?????nnnnn ybxaxay其中 是輸入序列， 是輸出序列， 和 是系數(shù)。假設(shè)輸入序列 為??)(X)(Yia1j ??)(nX位 2 的補(bǔ)碼，并以定點(diǎn)表示，并 1,對(duì)于 可以表示為：wX)( ???102)(wknknx() 式中：k 表示 的第 位，上標(biāo)為 0 的是符號(hào)位，因此可以定義一個(gè) 5bit 為)(X?變量的函數(shù) F 為： ()???),(2121knknknyx knknknknk ybxaxa210210 ????由此可以得到： ()???1)(bky ),(2121knknknyxF?? ),(0210210??nnnyxF由于 F 函數(shù)僅有 32 種可能取值，因此可以設(shè)計(jì)一個(gè) 32*b 位的 ROM 構(gòu)成的如圖 12描述的基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)。數(shù)據(jù)輸入 串行移入 SR1 和 SR2，由抽頭處得到 ，每計(jì)算出一個(gè) 值后，nx knknx21,?ny便并行加載到 SR3 中，然后串行移入 SR4，并在抽頭處得到 和 。ROM 的輸入地址y由 組成。knknknyx2121,??按此方法設(shè)計(jì)的優(yōu)點(diǎn)是避免了占主要運(yùn)算量的乘法運(yùn)算，節(jié)省了 FPGA 的硬件資源，缺點(diǎn)與 FIR 濾波器利用 ROM 方法設(shè)計(jì)相同，即使用不夠靈活。當(dāng)系數(shù)發(fā)生變化時(shí)，更改ROM 內(nèi)的數(shù)據(jù)十分不便，特別是當(dāng)階數(shù)比較大時(shí)，ROM 內(nèi)的數(shù)據(jù)較多，程序外的運(yùn)算量也很大，修改數(shù)據(jù)更為不方便淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）8圖 12 基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)：基于 ROM 查表法的改進(jìn)型設(shè)計(jì)此方法結(jié)合了直接相乘累加式和 ROM 查表法的優(yōu)點(diǎn)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期短，節(jié)省資源。二階 IIR 的一般表示形式為： ()210210 ???????nnnnn ybxaxay這里 是輸入序列， 是輸出序列， 和 是系數(shù)。設(shè)輸入序列 為??)(X)(Yia1?jb??)(nX位 2 的補(bǔ)碼，并以定點(diǎn)表示，并 1,對(duì)于 可以表示為：wX)( ???102)(wknknx()式中：k 表示 的第 位，上標(biāo)為 0 的是符號(hào)位，因此可以定義一個(gè) 5bit 為變量)(X?的函數(shù) 為：F ()???),(2121knknknyx knknknknk ybxaxa210210 ??????同理可得： ()),(10210kkkba knknknknk y1202010 ?????由此可以得到： ),(),( 01202002101 baFFykkkbkn??? () 淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）9令 ，可以推出：0),(10210?baF ()),(2102101kkkbkn baFy???從式()中可以看出，可以用一個(gè)五路 8 位*1 位乘法器在 8 個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)上述算式。其加法可以直接調(diào)用軟件的庫(kù)實(shí)現(xiàn)。本方案實(shí)現(xiàn)結(jié)構(gòu)如圖 13 所示。 圖 13 中的 作為 FPGA 接口上的 A/D 器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器，各寄存器內(nèi)的)(nX數(shù)據(jù)與各自的系數(shù)的最高位相乘后，送入累加器相加，并且其和向左移一位，以實(shí)現(xiàn)乘2 運(yùn)算。下一個(gè)時(shí)鐘，寄存器內(nèi)數(shù)據(jù)與其系數(shù)的次高位相乘，再送入累加器與其數(shù)據(jù)相加，再左移一位。接下的 6 個(gè)時(shí)鐘進(jìn)行類似的操作。第 8 個(gè)時(shí)鐘后，累加器將其數(shù)據(jù)輸出，即 ，并對(duì)累加器清零，同時(shí)將 寄存器數(shù)據(jù)送入 寄存器，將 寄)(nY)1(?nX)2(?nX)(nX存器數(shù)據(jù)送入 寄存器，同理， 。接著再進(jìn)行下)1(?X 1),(?YY一次運(yùn)算。對(duì)上述三種方法相比較而言，方案三實(shí)現(xiàn)較為方便簡(jiǎn)潔，在節(jié)省了 FPGA 硬件資源的同時(shí)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期大為縮短，故本設(shè)計(jì)在方案三為基礎(chǔ)上作改進(jìn)后，來實(shí)現(xiàn) IIR 數(shù)字濾波器的。3. EDA 技術(shù)和可編程邏輯器件 電子設(shè)計(jì)自動(dòng)化 EDA 技術(shù)EDA 是 Electronic Design Automation 的縮寫，意為電子設(shè)計(jì)自動(dòng)化，即利用計(jì)算輸入 X(n)X(n1)X(n2)Y(n2)Y(n1)b0kb1ka2ka1ka0k輸出 Y(n)累 加 器圖 13 改進(jìn)型實(shí)現(xiàn)框圖淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）10機(jī)自動(dòng)完成電子系統(tǒng)的設(shè)計(jì)?；仡櫧?30 年的電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個(gè)階段:七十年代為 CAD(Computer Aide Design)階段。這個(gè)階段主要分別研制了一個(gè)個(gè)單獨(dú)的軟件工具，主要有電路模擬、邏輯模擬、版圖編輯、PCB 布局布線等，通過計(jì)算