基于vhdl的iir數(shù)字濾波器的設(shè)計(已改無錯字)
2022-12-20 08:37:23 本頁面
【正文】 EGBT 上升沿的作用下對輸入信號進(jìn)行延時，以實現(xiàn)一次延時運算，而后將延時信號輸出，送給補(bǔ)碼乘加模塊。補(bǔ)碼乘加模塊在接收延時信號的同時也接收讀者輸入的系數(shù)信號，在 CLK_REGBT 上升沿的作用下實現(xiàn)系數(shù)和延時信號的補(bǔ)碼乘加運算，而此步驟需要 6 個時鐘來完成，正好與時序控制模塊的輸出信號 CLK_REGBT 相一致。補(bǔ)碼乘加模塊的輸出一部分送入延時模塊以實現(xiàn)信號的反饋，另一部分則送入到累加模塊，在累加模塊中進(jìn)行結(jié)果累加后輸出，得到最終結(jié)果。 IIR 數(shù)字濾波器的系統(tǒng)仿真與結(jié)果分析在各模塊編譯通過后將各模塊進(jìn)行了綜合，針對不同的輸入信號和不同的輸入系數(shù)淮陰師范學(xué)院畢業(yè)論文（設(shè)計）17對 IIR 數(shù)字濾波器進(jìn)行了仿真，仿真波形如圖 37 所示。并將仿真值和計算值進(jìn)行了比較，如表 中所示。（a）（b） (c)圖 37 IIR 數(shù)字濾波器仿真圖淮陰師范學(xué)院畢業(yè)論文（設(shè)計）18表 濾波后輸出的數(shù)據(jù)輸入數(shù)據(jù) Xn={0,1,2,3,4,5}。a0=a1=a2=b0=b1=1計算值 0 1 4 11 24 47 80仿真值 0 1 4 11 25 43 69輸入數(shù)據(jù) Xn={0,1,0,1,0,1}。a0=a1=a2=b0=b1=1計算值 0 1 2 5 8 15 24仿真值 0 1 2 5 9 15 23輸入數(shù)據(jù) Xn={0,1,0,1,0,1}。a0=2,a1=a2=b0=b1=1計算值 0 2 3 8 14 22 34仿真值 0 2 4 9 17 27 41由表 可見，仿真值結(jié)果正確，只是與真值之間存在一定的誤差，仿真值越大時誤差越大，這是由于有限精度算法所引起的誤差，經(jīng)累加器累加后使得誤差變得越來越大，要解決這一問題可以通過增加二進(jìn)制位數(shù)來提高系統(tǒng)的運算精度。 高階 IIR 數(shù)字濾波器的實現(xiàn)要實現(xiàn)一個高階 IIR 數(shù)字濾波器，如果采用直接型結(jié)構(gòu)實現(xiàn)，需用的乘法器和延遲單元相對較多，而且分子和分母的系數(shù)相差較大，需要較多的二進(jìn)制位數(shù)才能實現(xiàn)相應(yīng)的精度要求。如果采用二階節(jié)級聯(lián)實現(xiàn)，一方面各基本節(jié)的零點、極點可以很方便地單獨進(jìn)行調(diào)整，另一方面可以降低對二進(jìn)制數(shù)位數(shù)的要求。以實現(xiàn)一個四階 IIR 數(shù)字濾波器為例，可以通過兩個二階 IIR 數(shù)字濾波器級聯(lián)的方式來實現(xiàn)較為簡潔。圖 38 給出了一個四階 IIR 數(shù)字濾波器實現(xiàn)的原理圖，具體的工作原理與二階 IIR 數(shù)字濾波器類似，在此本節(jié)即不再細(xì)述。當(dāng)然，更高階的 IIR 數(shù)字濾波器的實現(xiàn)方法與四階濾波器的實現(xiàn)方法類似，只需將多個二階 IIR 數(shù)字濾波器進(jìn)行級聯(lián)，即可實現(xiàn)。淮陰師范學(xué)院畢業(yè)論文（設(shè)計）19圖 38 四階 IIR 數(shù)字濾波其的頂層原理淮陰師范學(xué)院畢業(yè)論文（設(shè)計）20結(jié) 束 語為期三個月的畢業(yè)設(shè)計即將結(jié)束，在這期間我經(jīng)歷了從查資料、分析課題到學(xué)習(xí)軟件、設(shè)計程序、調(diào)試、總結(jié)經(jīng)驗教訓(xùn)及書寫畢業(yè)論文的過程。本課題采用一種基于 VHDL 的 IIR 數(shù)字濾波器的設(shè)計方案,首先分析了 IIR 數(shù)字濾波器的原理及設(shè)計方法，然后通過 QUARTUSⅡ的設(shè)計平臺，采用模塊化、層次化的設(shè)計思想將整個 IIR 數(shù)字濾波器分為四個功能模塊：時序控制模塊、延時模塊、補(bǔ)碼乘加模塊、累加模塊。分別對各模塊采用語言 VHDL 進(jìn)行描述后，進(jìn)行了仿真和綜合。仿真結(jié)果表明，本課題所設(shè)計的 IIR 數(shù)字濾波器運算速度較快。但由于有限精度算法問題致使仿真結(jié)果存在一定的誤差，針對這一問題可以通過增加二進(jìn)制位數(shù)來提高系統(tǒng)的運算精度。由于畢業(yè)設(shè)計即將結(jié)束，沒有時間繼續(xù)完善本課題所實現(xiàn)的 IIR 數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計）21參考文獻(xiàn)[1] 劉凌，胡永生譯．?dāng)?shù)字信號處理的 FPGA 實現(xiàn)[M]．北京：清華大學(xué)出版社．2020．[2] 丁玉美，高西全．?dāng)?shù)字信號處理[M]．西安：西安電子科技大學(xué)出版社．2020．[3] 潘松，黃繼業(yè)．EDA 技術(shù)實用教程[M]．北京：科學(xué)出版社．2020．[4] 潘松，王國棟．VHDL 實用教程[M]．成都：電子科技大學(xué)出版社．2020．[5] 倪向東．基于 FPGA 的四階 IIR 數(shù)字濾波器[J]．電子技術(shù)應(yīng)用，2020．[6] 王衛(wèi)兵．高階 IIR 數(shù)字濾波器的 FPGA 描述[J]．電子元器件，2020:34．[7] 黃任．VHDL 入門解惑經(jīng)典實例經(jīng)驗總結(jié)[M]．北京：北京航空航天出版社．2020．[8] 北京理工大學(xué) ASIC 研究所．VHDL 語言 100 例詳解[M]．北京：清華大學(xué)出版社．1999．[9]Joseph Evans. Efficient IIR Filter Architectures Suitable for FPGA [M].New York: Plenum, 2020.淮陰師范學(xué)院畢業(yè)論文（設(shè)計）22致 謝本文是在導(dǎo)師李正教授的精心指導(dǎo)和嚴(yán)格要求下完成的。從選題到論文的完成，都凝聚著李正老師的辛勞和汗水。他在我這三個月的畢業(yè)設(shè)計期間給了我很多無微不至的關(guān)懷，從 IIR 數(shù)字濾波器的理論知識到濾波器的實現(xiàn)方法都有李老師孜孜不倦的教誨，在李老師的幫助下本次畢業(yè)設(shè)計才能得意順利完成。李老師淵博的知識、嚴(yán)謹(jǐn)科學(xué)的治學(xué)態(tài)度和工作作風(fēng)將給我以后的學(xué)習(xí)和工作起著模范和激勵的作用，在此對李正老師表示深深的敬意和衷心的感謝！此外，我在畢業(yè)設(shè)計期間還得到許多老師、同學(xué)、朋友的幫助，在此亦表示衷心的感謝!淮陰師范學(xué)院畢業(yè)論文（設(shè)計）23附錄 1 各模塊 VHDL 程序時序控制模塊程序library ieee。use 。use 。use 。entity control is port( clk,res:in std_logic。 clk_reg,clk_regbt:out std_logic )。end。architecture bhv of control is signal counter，count_bt:integer 。 signal clk_en:std_logic。 beginclk_regbt=not clk and clk_en。clk_reg=not clk and not clk_en。 process(clk,res) begin if(res=39。139。)then counter=0。 count_bt=0。 elsif(clk39。event and clk=39。139。)then if( counter6)then clk_en=39。139。 counter=counter+1。 count_bt=count_bt1。 else counter=0。 count_bt=0。clk_en=39。039。 end if。 end if。 end process。end bhv?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計）24延時模塊程序library ieee。use 。use 。use 。entity delay is port (clk:in std_logic。 res:in std_logic。 xn:in std_logic_vector(4 downto 0)。 yout:in std_logic_vector(8 downto 0)。 x0,x1,x2:out std_logic_vector(4 downto 0)。 y0,y1:out std_logic_vector(8 downto 0))。end delay。architecture bhv of delay issignal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0)。signal reg_y0,reg_y1:std_logic_vector(8 downto 0)。beginprocess(res,clk)beginif (res=39。139。) then reg_x0=00000。reg_x1=00000。reg_x2=00000。reg_y0=000000000。reg_y1=000000000。elsif (clk39。event and clk=39。139。) then reg_x2=reg_x1。reg_x1=reg_x0。reg_x0=xn。reg_y1=reg_y0。reg_y0=yout。 實現(xiàn)延時en
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