【正文】 ,廣泛應(yīng)用在各種儀器儀表、電子設(shè)備和家用電器等方面。而且 ,由于液晶器件的低工作電壓和微功耗特性使它可以直接與大規(guī)模集成電路結(jié)合 ,開發(fā)出一系列便攜式產(chǎn)品。因此 ,將兩者結(jié)合起來實(shí)現(xiàn)功能、工作方式可修改的液晶顯示器有著積極的 意義。 本 課題 以 FPGA 為控制核心，實(shí)現(xiàn) 對(duì)字符點(diǎn)陣液晶 1602 的控制。該方案硬件電路連接簡單，軟件程序簡潔， 對(duì)液晶的控制簡單 、 穩(wěn)定，且可改動(dòng)性靈活。 通過 本實(shí)驗(yàn) ，讓學(xué)生不僅訓(xùn)練復(fù)雜數(shù)字電路 的設(shè)計(jì)方法，而且能讓學(xué)生了解鍵盤以及顯示器的工作原理，能極大提高 學(xué)生的硬件系統(tǒng)設(shè)計(jì)能力以及軟件編程能力，為今后從事硬件電路設(shè)計(jì)打下基礎(chǔ)。 系統(tǒng)設(shè)計(jì)平臺(tái)及開發(fā)工具的選擇 1．硬件平臺(tái) 根據(jù) 現(xiàn)有的實(shí)驗(yàn)條件本畢業(yè)設(shè)計(jì)的硬件平臺(tái) 選擇明偉電子公司生產(chǎn)的 FPGA EP1C6 開發(fā)板 。FPGA EP1C6 開發(fā)板是 基于 FPGA 的 硬件描述語言 EDA 和軟內(nèi)核嵌入式系統(tǒng)的 SOPC 開發(fā)平臺(tái)。系統(tǒng)采用多層 PCB 板設(shè)計(jì)，完善的電源和時(shí)鐘設(shè)計(jì)，性能穩(wěn)定可靠、結(jié)構(gòu)緊湊美觀。系統(tǒng)采用主流 FPGA 構(gòu)建平臺(tái)，片內(nèi)資源豐富，板載器件多，周邊接口多、可擴(kuò)展性強(qiáng)。優(yōu)化設(shè)計(jì)使系統(tǒng)調(diào)試方便，配置容易 。 如圖 是它的實(shí)物圖。 圖 FPGA EP1C6 開發(fā)板 它有如下特點(diǎn)： ① 采用 四層 PCB 板，高密度走線，支持更高時(shí)鐘頻率，預(yù)留用戶晶振焊盤； ② 支持 FPGA 開發(fā)，提供引腳信息和預(yù)留 PLL 資源； ③ 支持 SOPC 開發(fā)，基于 Nios II 軟核處理器或多內(nèi)核的開發(fā)； ④ 支持?jǐn)U展設(shè)計(jì)，數(shù)據(jù)和地址總線外接插針，預(yù)留通用 I/O 焊孔； ⑤ 提供 數(shù)據(jù)接口， 480Mbps 傳輸速度，可以作為算法驗(yàn)證和高速數(shù)據(jù)采集板； 其 外部接口 如下 : 電源接口 : 5V 內(nèi)正極外負(fù)極 串口 : 孔型， 2：發(fā)送， 3：接受， 5：地 USB : 接 EZUSB USB 接 FPGAD+： 5.； D： 6 PS/2: 接 FPGAPS2_DATA:1。 PS2_CLK 240 VGA: 接 FPGA LCD: 字符液晶， 162 總線排針 : 數(shù)據(jù)雙排 40 針 ， 地址雙排 40 針 通用接口 : GPIO 雙排 40 針未焊接 JTAG 接口 : 雙排 10 針 FPGAJTAG 接口 Active Serial: 雙排 10 針 FPGA 串行配置接口 2．開發(fā)工具 選用 Quartus II ，它是 ALTERA 公司提供的可編程邏輯器件的集成軟件， 編程語言選用VHDL 硬件描述語言。 我們將在第二章中具體介紹 Quartus II 開發(fā)工 具。 二 、 可編程器件相關(guān)技術(shù) 及 Quartus 開發(fā)工具概述 可編程器件相關(guān)技術(shù) 現(xiàn)場(chǎng)可編程門陣列 (FPGA)簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 采用了邏輯單元數(shù)組 LCA（ Logic Cell Array）這樣一個(gè) 新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部聯(lián)機(jī)（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： (1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 (3）FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 (4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。因此，F(xiàn)PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。在 FPGA 實(shí)際應(yīng)用中，設(shè)計(jì)的保密和設(shè)計(jì)的可升級(jí)是十分重要的、用單片機(jī)來配置 FPGA可以很好地解決上述問題。用單片機(jī)配置 FPGA 器件時(shí)，關(guān)鍵在于產(chǎn)生合適的時(shí)序。單片機(jī)可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要 對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用靈活。 VHDL 硬件描述語言介紹 VHDL 的全稱是超高速集成電路硬件描述語言 (Very High Speed Integrate Circuit Hardware Description Language)，考慮在 HDL 前添加首字母的縮寫太長，更重要的是當(dāng)時(shí)考慮軍事保密的原因，因此該語言簡稱為 VHDL。該語言是美國國防部為了解決電子系統(tǒng)眾多承包公司的設(shè)計(jì)語言不統(tǒng)一而發(fā)起創(chuàng)建的，在 1986 年 12 月 IEEE 接受 VHDL為一種標(biāo)準(zhǔn)的硬件描述語言，這就是我們?cè)谠S多資料中可以看到“ IEEEStd10671987”。 硬件描述語言 HDL 是 EDA 技術(shù)的重要組 成部分，常見的 HDL 語言有 VHDL、 Verilog HDL、 AHDL等，其中 VHDL、 Verilog HDL 在現(xiàn)在的 EDA 設(shè)計(jì)中使用最多，也擁有幾乎所有主流 EDA 工具的支持。 1993 年， IEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)版本“ IEEE Std 10761993”，現(xiàn)行公布的最新 VHDL 標(biāo)準(zhǔn)版本是“ IEEE Std 10762020”。現(xiàn)在 VHDL 和 verilog HDL 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 VHDL 語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 VHDL 允許以下三種描述方式 :結(jié)構(gòu)描述 :描 述該設(shè)計(jì)單元的硬件結(jié)構(gòu)，即該硬件是如何構(gòu)成的。主要使用配置指定語句及元件例化語句描述元件的類型及元件的互連關(guān)系。 行為描述 :描述該設(shè)計(jì)單元的功能，即該硬件能做些什么。主要使用進(jìn)程語句，以算法形式描述數(shù)據(jù)的變換和傳送。 數(shù)據(jù)流方式 :以類似于寄存器傳輸級(jí)的方式描述數(shù)據(jù)的傳輸和變換 。主要使用并行的信號(hào)賦值語句，既顯式表示了設(shè)計(jì)單元的行為，也隱式表示了設(shè)計(jì)單元的結(jié)構(gòu)。 VHDL 具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并具有良好的電路行為描述和系統(tǒng)描述能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。因此， VHDL在支持各種模式的設(shè)計(jì)方法、自項(xiàng)向下與自底向上或混合方法方面，在面對(duì)當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)，改變工藝等方面都表現(xiàn)了良好的適應(yīng)性。用VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不 需要對(duì)不影響功能的工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。此外，它支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，一個(gè)大規(guī)模設(shè)計(jì)不可能一個(gè)人獨(dú)立完成，它將由多個(gè)人甚至多個(gè)項(xiàng)目組共同完成。 VHDL中設(shè)計(jì)實(shí)體 (design entity)的概念、程序包 (Package)的概念、設(shè)計(jì)庫 (library)的概念為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。 VHDL 硬件語言設(shè)計(jì)應(yīng)用 1．狀態(tài)機(jī)的設(shè)計(jì) 數(shù)字電路可以用有限狀態(tài)機(jī)來設(shè)計(jì)， VHDL 也支持這種設(shè)計(jì)方式。常見的應(yīng)用有系列檢測(cè)器以及 A/D 采樣控制器設(shè)計(jì)等。 （ 1）狀態(tài)轉(zhuǎn)移圖 任何狀態(tài)機(jī)都有兩種或以上的狀態(tài) ,在不同的控制條件下發(fā)生轉(zhuǎn)移 ,因此畫狀態(tài)轉(zhuǎn)移圖是應(yīng)注意標(biāo)出轉(zhuǎn)移條件 . （ 2）狀態(tài) VHDL 表示 狀態(tài)在 VHDL 中用枚舉類型信號(hào)量來表示。 例如： type statetype(s0,s1,s2,s3,s4,s5,s6,s7)。 signal cur_state,next_state : statetype。 （ 3）整體結(jié)構(gòu) 包括狀態(tài)信號(hào)量說明、時(shí)鐘進(jìn)程以及組合進(jìn)程三部分組成。 （ 4）狀態(tài)機(jī)的描述 VHDL 對(duì)不同的狀態(tài)機(jī)有不同的描述方式，描述方式不同使 得綜合出來的門級(jí)網(wǎng)表也不同，因此必須根據(jù)數(shù)字電路的特性和可綜合性選擇相應(yīng)的狀態(tài)機(jī)描述方式。 下面介紹一種 三段式寫法的描述方法 . 使用 3 個(gè)進(jìn)程模塊，一個(gè)模塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；第二個(gè)采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律；第三個(gè)模塊使用同步時(shí)序電路描述每個(gè)狀態(tài)的輸出，該寫法稱為三段式寫法。分析其結(jié)構(gòu)概括為圖 所示框圖。 圖 三段式描述框圖 2. 分頻計(jì)的設(shè)計(jì) 在數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種基本電路。通常用來對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。整數(shù)分頻器的實(shí)現(xiàn)非常簡單，可采 用標(biāo)準(zhǔn)的計(jì)數(shù)器，也可以采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。 分頻器的實(shí)現(xiàn)非常簡單，通過計(jì)數(shù)器計(jì)數(shù)就完全可以實(shí)現(xiàn)。如進(jìn)行 N 倍 分頻，就可以通過由待分頻的時(shí)鐘觸發(fā)計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)器從 0 計(jì)數(shù)到 N 時(shí)，輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個(gè)復(fù)位 信號(hào)，以使下一個(gè)時(shí)鐘從零開始計(jì)數(shù)。以此循環(huán)，就可以實(shí)現(xiàn)任意的 分頻。如進(jìn)行三分頻，就可通過待分頻時(shí)鐘上升沿觸發(fā)計(jì)數(shù)器來進(jìn)行模三計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)數(shù)到鄰近值時(shí)進(jìn)行兩次翻轉(zhuǎn)。比如可以在計(jì)數(shù)器計(jì)數(shù)到 1 時(shí)，輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，計(jì)數(shù)到 2 時(shí)再次進(jìn)行翻轉(zhuǎn)。這樣，就在計(jì)數(shù)值鄰近的 1 和 2 進(jìn)行了兩次翻轉(zhuǎn)。如此便實(shí)現(xiàn)了 三分頻，其占空比為 1／ 3 或 2／ 3。 FPGA 的設(shè)計(jì)流程 一般來說，完整的 FPGA 設(shè)計(jì)流程包括電路的設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟 。 1. 電路設(shè)計(jì)與輸入 電路設(shè)計(jì)與輸入是指通過某些規(guī)范的描述方式，將工程師電路的構(gòu)思輸入給 EDA 工具。常用的設(shè)計(jì)輸入方法有硬件描述語言（ HDL）和原理圖設(shè)計(jì)輸入方法等。原理圖設(shè)計(jì)輸入方法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件，繪制原理圖、完成輸入過程。這種方法的優(yōu)點(diǎn)的直觀、便于理解、元器件庫資源豐 富。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。更主要的缺點(diǎn)是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。 2. 功能仿真 電路設(shè)計(jì)完成后，要用專用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。功能仿真有時(shí)也稱為前仿真。常用的仿真工具在 Model Tech 公司的 ModelSim、 Synopsys 公司的 VCS、 Cadnce 公司的 NCVerilog 和 NCVHDL、 Aldec 公司的 Active HDL 等。通過仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)設(shè)計(jì)的可靠性。 3. 綜合優(yōu)化 綜合優(yōu)化（ Synthesize）是將 HDL 語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門， RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成的邏輯連接，輸出 edf 和 edn 等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供 FPGA/CPLD 廠家的布局布線器進(jìn)行實(shí)現(xiàn)。 4. 綜合后仿真 綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致，作綜合后仿真。在仿真時(shí)，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。綜合后仿真雖然比功能仿 真精確一些，但是只能估計(jì)門延時(shí)，不能估計(jì)線延時(shí)仿真 結(jié)果與布線后還有一定的差距，并不十分準(zhǔn)確。這種仿真的主要目的在于檢查綜合器的綜合后結(jié)果是否與設(shè)計(jì)輸入一致。目前主流綜合工具日益成熟，對(duì)于一般性設(shè)計(jì)，如果設(shè)計(jì)者確信自己表述明確，沒有綜合歧義發(fā)生，則可省略綜合后仿真步驟。但是如果在布局布線后仿真時(shí)發(fā)現(xiàn)有電路結(jié)構(gòu)與設(shè)計(jì)意圖不符的現(xiàn)象，則?；厮莸骄C合后仿真以確認(rèn)是否是由于綜合歧義造成的問題。 5. 實(shí)現(xiàn)與布局 綜合結(jié)果本質(zhì)是一些由與、或、非門，觸發(fā)器， RAM 等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片實(shí)際的配置情況還有較大差距。此時(shí)應(yīng)該是使 FPGA/CPLD 廠商提供的軟件工具 ，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體 GPGA/CPLD 器件上，這個(gè)過程就叫做實(shí)現(xiàn)過程。因?yàn)橹挥衅骷_發(fā)商最了解器件的結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件開發(fā)商提供的工具。實(shí)現(xiàn)過程中最主要的過程是布局布線（ PAR， Place And Route）：所謂布局（ Place）是指將邏輯網(wǎng)表