【正文】 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 顯示 C 數(shù)據(jù)序號 分 分 Switch=1 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 秒 秒 秒 秒 16 (5) 實驗結(jié)果的測試和仿真 仿真波形如下： Counter10 Counter6 17 Counter3 Bell 18 Radio 實驗結(jié)果及說明： (1) 正常走時模式 Switch=1 時顯示 分分：秒秒 Switch=0 時顯示 時時：分分； (2) 手動校時模式 ad=1 set=0 swo=0 使 ad=1,每按一下 [ ] [ ] [ ] [ ] switch=1,每按一下循環(huán)加一 (分分秒 19 秒 ) A7 M4 C11 G12 [ ] [ ] [ ] [ ] A7 M4 C11 G12 switch=0,每按一下循環(huán)加一 (時時分分 ) A7 M4 C11 G12 例如設(shè)定為 20:12:08 (3) 鬧鐘設(shè)定和開關(guān)模式 （ brcl） N3 鬧鈴 (led 燈 )開關(guān) 鬧鈴響時 M11 M5 亮燈以 10MHZ 閃爍 鬧鈴設(shè)定 ad=0 set=1 swo=0 設(shè)置方法和校時方法共用鍵（ A7 M4 C11 G12） 方法相同 (4) 秒表模式 ad=0 set=0 swo=1 (swp) 暫停鍵 低電平有效 A7 清零鍵 （包括數(shù)據(jù)清零） M4 記錄數(shù)據(jù)鍵 每按一次 記錄一個時間數(shù)據(jù)（ 59 分 59 秒 99 以內(nèi)） 可記錄 10 組數(shù)據(jù) 并可顯示當前數(shù)據(jù)的序號 Switch=0 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 顯示 C 數(shù)據(jù)序號 分 分 Switch=1 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 20 秒 秒 秒 秒 C11 （ — ） 數(shù)據(jù)減鍵 序號循環(huán)減一 最小為 1 G12（ +） 數(shù)據(jù)加鍵 序號循環(huán)加一 最大為 9 序號即為數(shù)據(jù)記錄 的順序 (5) 其他按法 皆為正常走時模式 6 實驗總結(jié)與感想 通過多功能時鐘的設(shè)計過程，我深刻的感覺到復雜電路設(shè)計的思路和方法特別重要，好的方法不僅省時省力，也可使程序運行更穩(wěn)定快速高效。此次的多功能時鐘分為好幾個大的模塊， 怎樣能恰當好處的連接這些模塊是需要經(jīng)驗的，通過這次試驗我也初步積累到了一些經(jīng)驗：端口盡量不要太多，能調(diào)用模塊盡量調(diào)用，可省時省力，模塊與模塊之間盡量獨立，但又要設(shè)置好端口之間的連接，中間變量不宜過多， 但適當?shù)闹虚g變量省下不好麻煩。例如我就設(shè)置啦顯示的中間變量 temp【 31:0】 通過不同的模式轉(zhuǎn)換將不同的值賦給 temp 變量，這樣顯示的代碼就可重復使用。與此同時，在設(shè)計中也還有值得改進的地方，就是按鈕使用過多，操作方法顯得有些復雜，可以進一步優(yōu)化改進。 遇到的最主要的問題：秒表設(shè)計模塊中的 1/100 秒在數(shù)碼管上無法正?？焖亠@示（由于 led 燈的余輝效應造成） 記錄數(shù)據(jù)時的準確度也就下降 ，人們正常按鍵時間或大于 秒 所以秒表的十分位為準確位 百分位不準確 7 參考文獻 【 1】 《 Verilog hdl 與數(shù)字 asic 設(shè)計基礎(chǔ)》 和 （羅杰主編） (8)附錄（源代碼） module top(set,ad,swo,swp,switch,bcrl,rcrl,scrl,clk,adj,segs,a,led 21 )。 input ad,set,swo,bcrl,rcrl,scrl,swp,switch,clk。//定義輸入端口 input [3:0] adj。 output [6:0] segs。//數(shù)碼管 output [3:0] a。//掃描輸出 output [7:0] led。//led 燈 reg [3:0] a。 reg [6:0] segs。//shu ma guan reg [31:0] temp。 wire [23:0] t。//走時模式和校時模式臨時變量 wire [23:0] t1。//鬧鐘模式臨時變量 wire [31:0] t2。// 秒表模式臨時變量 //使能信號 initial begin a=439。b1110。 end //chu shi hua wire eno,enp1,enp2,enp3,enp4,enp5。 in50MHz_out1Hz u0(clk,cp1)。//輸出頻率 1HZ in50MHz_out1kHz u7(clk,cp2)。//輸出頻率 1kHZ 掃描信號 in50MHz_out10Hz u8(clk,cp3)。 //輸出頻率 10HZ in50MHz_out100Hz u12(clk,cp4)。//100Hz 22 counter10 u1(en0,0,cp,t[3:0])。 //second 個位計數(shù) counter6 u2(enp1,0,cp,t[7:4])。//second 十位計數(shù) counter10 u3(enp2,0,cp,t[11:8])。//minutes 個位計數(shù) counter6 u4(enp3,0,cp,t[15:12])。//minutes 十位計數(shù) counter10 u5(enp4,0,cp,t[19:16])。//hours 個位計數(shù) counter3 u6(enp5,0,cp,t[23:20])。 //hours 十位計數(shù) bell u9(switch,set,bcrl,adj,cp3,t,t1,led[1:0])。//鬧鐘模塊 radio u10(rcrl,t[15:0],cp1,cp3,led[7:3])。//仿真報時模塊 stopwatch u11(swo,scrl,swp,adj,cp4,cp3,t2)。//秒表模塊 assign cp= ad?cp3:cp1, en0=(~ad)|(switchamp。adj[0]), enp1=~ad?(t[3:0]==439。h9):(adj[1]amp。switch),//產(chǎn)生 second 十位計數(shù)使能信號 enp2=~ad?(t[7:4]==439。d5)amp。(t[3:0]==439。d9):(adj[0]amp。switch==0),// 產(chǎn)生minutes 個位計數(shù)使能信號 enp3=~ad?(enp2amp。(t[11:8]==439。d9)):(adj[1]amp。switch==0),//產(chǎn)生 23 minutes 十位計數(shù)使能信號 enp4=~ad?(enp3amp。(t[15:12]==439。d5)):(adj[2]amp。switch==0),// 產(chǎn)生 hours 個位計數(shù)使能信號 enp5=~ad?(enp4amp。t[19:16]==439。d9):(adj[3]amp。switch==0),// 產(chǎn)生hours 十位計數(shù)使能信號 led[2]=0。 always@(ad or set or swo) //顯示模式選擇 if((~ad)amp。setamp。(~swo)) begin temp[15:0]=t1[15:0]。temp[31:16]=t1[23:8]