【正文】 when 11011=REG=001010。 when 11100=REG=011100。 when 11101=REG=001001。 when 11110=REG=001100。 when 11111=REG=001101。 WHEN OTHERS=REG=NULL。 end case。 end if。 END PROCESS P1。 P2:PROCESS(CLK6) BEGIN IF CLK639。EVENT AND CLK6=39。139。 THEN Q=REG。 END IF。 END PROCESS P2。 END ONE。 編碼仿真波形如下： （ 4）六分頻器： 六分頻 序列發(fā)生器的輸入時(shí)鐘脈沖六分頻，從而可以實(shí)現(xiàn)每輸入 6BIT 的并行信號(hào)就將其轉(zhuǎn)換給變量。具體程序如下： library ieee。 use 。 use 。 entity CNT6 is port(clk6:in std_logic。 ter:out std_logic)。 end。 architecture exam of CNT6 is signal q:std_logic_vector(2 downto 0)。 signal temp: std_logic。 begin process(clk6) begin if clk639。event and clk6=39。139。 then if q=101 then q=000。 temp=39。139。 else q=q+1。 temp=39。039。 end if。 end if。 end process。 ter=temp。 end exam。 六分頻分頻功能仿真波形圖： （ 5）六位 并變串轉(zhuǎn)換 把編碼實(shí)現(xiàn)的 6 位碼，由并行轉(zhuǎn)換為串行輸出。 library ieee。 use 。 entity PAR2SER6to6 is port ( clk0,clk6: in std_logic。 Q : in std_logic_vector(5 downto 0)。 shift_out : out std_logic)。 end PAR2SER6to6。 architecture one of PAR2SER6to6 is signal N:INTEGER RANGE 0 TO 5。 signal REG:std_logic_vector(5 downto 0)。 begin p1:process(clk6,Q) begin if clk639。event and clk6=39。139。 then REG=Q。 end if。 end process p1。 PROCESS(CLK0,REG,N) BEGIN IF CLK039。EVENT AND CLK0=39。139。THEN IF N=5 THEN N=0。 ELSE N=N+1。 END IF。 END IF。 case N is when 0=shift_out=REG(0)。 when 1=shift_out=REG(1)。 when 2=shift_out=REG(2)。 when 3=shift_out=REG(3)。 when 4=shift_out=REG(4)。 when 5=shift_out=REG(5)。 when others=shift_out=39。X39。 end case。 end process。 end one。 六位并到串 仿真波形圖 ： 解碼部分（ Encode5B6B）： 一、解碼原理 解碼器與編碼器基本相同，只是除去組別控制部分。 譯碼時(shí)，把送來(lái)的已變換的 6B 信號(hào)碼流，每 6 比特并聯(lián)為一組，作為 PROM 的地址，然后讀出 5B 碼，再經(jīng)過(guò)并 串變換還原為原來(lái)的信號(hào)碼流。 二 5B6B 的譯碼電路設(shè)計(jì) 解碼器包括 5 分頻電路、 6 分頻電路、串并轉(zhuǎn)換電路、解碼電路和并串轉(zhuǎn)換 電路組成。 （ 1）譯碼部分六分頻器（用于產(chǎn)生同步時(shí)鐘信號(hào)）： library ieee。 use 。 use 。 entity CNT6 is port(clk6:in std_logic。 ter:out std_logic)。 end。 architecture exam of CNT6 is signal q:std_logic_vector(2 downto 0)。 signal temp: std_logic。 begin process(clk6) begin if clk639。event and clk6=39。139。 then if q=101 then q=000。 temp=39。139。 else q=q+1。 temp=39。039。 end if。 end if。 end process。 ter=temp。 end exam。 六分頻分頻功能仿真波形圖： （ 2）串行轉(zhuǎn)并行 (6 位串變 6 位并）： library ieee。 use 。 use 。 entity SER2PAR6to6 is port(clk6:in std_logic。 shift_in:in std_logic。 A:out std_logic_vector(5 downto 0))。 end 。 architecture one of SER2PAR6to6 is signal q: std_logic_vector(5 downto 0)。 begin p1:process(clk6) begin if clk639。event and clk6=39。139。 then q=shift_in amp。 q(5 downto 1)。 end if。 end process p1。 A=q。 end one。 串行轉(zhuǎn)并行 功能仿真波形圖： （ 3）譯碼 譯碼程序： library ieee。 use 。 use 。 entity PROM6_5 is port ( clk5: in std_logic。 Q: in std_logic_vector(5 downto 0)。 Y : out std_logic_vector(4 downto 0) )。 end PROM6_5。 architecture one of PROM6_5 is signal REG: std_logic_vector(4 downto 0)。 begin process(clk5,Q) begin if clk539。event and clk5=39。139。 then case Q is when 110010=REG=00000。 when 100001=REG=00001。 when 100010=REG=00010。 when 100011=REG=00011。 when 100100=REG=00100。 when 100101=REG=00101。 when 100110=REG=00110。 when 000111=REG=00111。 when 101000=REG=01000。 when 101001=REG=01001。 when 101010=REG=01010。 when 001011=REG=01011。 when 101100=REG=01100。 when000101=REG=01101。 when000110=REG=01110。 when001110=REG=01111。 when111001=REG=10000。 when010010=REG=10010。 when010011=REG=10011。 when110100=REG=10100。 when010101=REG=10101。 When010110=REG=10110。 when 010100=REG=10111。 when 011000=REG=11000。 when 011001=REG=11001。 when 011010=REG=11010。 when 001010=REG=11011。 when 011100=REG=11100。 when 001001=REG=11101。 when 001100=REG=11110。 when 001101=REG=11111。 when others = null。 end case。 end if。 end process。 Y=REG。 end。 仿真波形圖： （ 4）譯碼部分的五分頻器： library ieee。 use 。 use 。 entity t5 is port(clk5:in std_logic。 newclk1:out std_logic)。 end。 architecture exam of CNT5 is signal q:integer range 0 to 4。 signal temp: std_logic。 begin process(clk5) begin if clk539。event and clk5=39。139。 then if q=4 then q=0。 temp=39。139。 else q=q+1。temp=39。039。 end if。 end if。 end process。 newclk1=temp。 end exam。 五分頻分頻功能仿真波形圖： （ 6）五位并行轉(zhuǎn)串行：library ieee。 use 。 entity PAR2SER5to5 is port ( clk0,clk5: in std_logic。 Q : in std_logic_vector(4 downto 0)。 shift_out : out std_logic)。 end PAR2SER5to5。 architecture one of PAR2SER5to5 is signal N:INTEGER RANGE 0 TO 4。 signal REG:std_logic_vector(4 downto 0)。 begin p1:process(clk5,Q) begin if clk539。event and clk5=39。139。 then REG=Q。 end if。 end process p1。 PROCESS(CLK0,REG,N) BEGIN IF CLK039。EVENT AND CLK0=39。139。THEN IF N=4 THEN N=0。 ELSE N=N+1。 END IF。 END IF。 case N is when 0=shift_out=REG(0)。 when 1=shift_out=REG(1)。 when 2=shift_out=REG(2)。 when 3=shift_out=REG(3)。 when 4=shift_out=REG(4)。 when others=shift_out=39。X39。 end case。 end process。 end one。 并行轉(zhuǎn)串行 功能仿真波形圖： 課題總結(jié)： 經(jīng)過(guò)幾次的上機(jī)實(shí)驗(yàn)還有一個(gè)周末的全力奮戰(zhàn)，終于完成了課題。第一次使用 VHDL 語(yǔ)言完成如此課題，以前雖然零零碎碎學(xué)習(xí)了相關(guān)相關(guān)內(nèi)容，內(nèi)容簡(jiǎn)單且較分散，經(jīng)過(guò)這次課題，對(duì)這方面的知識(shí)有了較系統(tǒng)的認(rèn)識(shí) ,對(duì) maxplusII 軟件有更多熟悉。這次課題的完成，對(duì)我們來(lái)說(shuō)確實(shí)有挑戰(zhàn)。我們搜查到的資料比較零散，但由于我們分工比較明確，才在規(guī)定時(shí)間內(nèi)完成了課題。具體分工如下： 陳瑩瑩：搜集資料、編碼模塊、整合文檔 巢楚頡：搜集資料、分頻模塊程序 及波形圖、譯碼模塊電路設(shè)計(jì)圖 肖泉：搜集資料、譯碼模塊、并串串并模塊、編碼表圖 參考文獻(xiàn)： 18 [1]. 光纖數(shù)字通信系統(tǒng)中 5B6B 碼的實(shí)踐 .pdf 作者未知 [2]. EDA 技術(shù)與應(yīng)用（第２版） 江國(guó)強(qiáng) 電子工業(yè)出版社 [3]. VHDL 硬件描述語(yǔ)言 辛春燕 國(guó)