【正文】 接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬 的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。電梯的微機(jī)化控制主要有以下幾種形式； PLC 控制， 單片機(jī)控制 ，單板機(jī)控制， 單微機(jī)控制， 多微機(jī)控制， 人工智能控制。隨著 EDA技術(shù)的快速發(fā)展 ， VHDL 已廣泛應(yīng)用于電子設(shè)計(jì)與控制的各個(gè)方面 本文采用 VHDL 語言來設(shè)計(jì)實(shí)用六層電梯控制器，其代碼具有良好的可讀性和易理解性，源程序經(jīng) A1tera 公司的 Quartus II 軟件仿真，目標(biāo)器件選用 CPLD 器件。通過對(duì)六層電梯控制器的設(shè)計(jì) ，可以發(fā)現(xiàn)本設(shè)計(jì)有一定的擴(kuò)展性，而且可以作為更多層電梯控制器實(shí)現(xiàn)的基礎(chǔ)。 湖南工學(xué)院畢業(yè)設(shè)計(jì)（論文） 2 第 2 章 EDA 技術(shù)的介紹 電子設(shè)計(jì)技術(shù)的核心就是 EDA 技術(shù)， EDA 是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即 IC 設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB 設(shè)計(jì)。 EDA 技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個(gè)階段。 70年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、 PCB布局布線，取代了手工操作。 80年代為 計(jì)算機(jī)輔助工程 (CAE)階段。與 CAD 相比， CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。 CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線， PCB后分析。 90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段。 EDA 技術(shù)的基本特征 EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后 采用硬件描述語言（ HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與 EDA基本特征有關(guān)的幾個(gè)概念。 1．“自頂向下”的設(shè)計(jì)方法 10年前，電子設(shè)計(jì)的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。 高層次設(shè)計(jì)是一種“自頂向下”的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件 描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 2． ASIC 設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用 ASIC 芯片進(jìn)行設(shè)計(jì)。 ASIC 按照 設(shè)計(jì)方法的不同可分為全定制 ASIC、半定制 ASIC湖南工學(xué)院畢業(yè)設(shè)計(jì)（論文） 3 和可編程 ASIC（也稱為可編程邏輯器件）。 設(shè)計(jì)全定制 ASIC 芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由 IC廠家去進(jìn)行掩模制造，做出產(chǎn)品。這種設(shè)計(jì)方法的優(yōu)點(diǎn)是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點(diǎn)是開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。 半定制 ASIC芯片的版圖設(shè)計(jì)方法分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法 ,其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí) 間可編程邏輯芯片與上述掩模 ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期。 可編程邏輯器件自 70 年代以來，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200萬門 /片，它將掩模 ASIC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩模 ASIC 實(shí)現(xiàn)，因此開 發(fā)風(fēng)險(xiǎn)也大為降低。 上述 ASIC 芯片，尤其是 CPLD/FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。 （ HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè) 32 位的加法器，利用圖形輸入軟件需要輸入 500 至 1000個(gè)門，而利用 VHDL語言只需要書寫一行“ A=B＋ C”即可。而且 VHDL 語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如 ABEL、 HDL、 AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足， 1985 年美國國防部正式推出了高速集成電路硬件描述語言 VHDL， 1987 年IEEE采納 VHDL 為硬件描述語言標(biāo)準(zhǔn)（ IEEESTD－ 1076）。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次 ,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 VHDL還具有以下優(yōu)點(diǎn)： (1)VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。 (2)VHDL可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。 (3)VHDL 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 (4)VHDL是一個(gè)標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因此移植性好。 4． EDA 系統(tǒng)框架結(jié)構(gòu) EDA系統(tǒng)框架結(jié)構(gòu) (Framework)是一套配置和使用 EDA軟件包的規(guī)范。目前主要的 EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如 Cadence公司的 DesignFramework， Mentor公司的 FalconFramework，而且這些框架結(jié)構(gòu)都遵守國際 CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。湖南工學(xué)院畢業(yè)設(shè)計(jì)（論文） 4 框架結(jié)構(gòu)能將來自不同 EDA 廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。 EDA 技術(shù)的基本設(shè)計(jì)方法 1．電路級(jí)設(shè)計(jì)電路級(jí)設(shè)計(jì)工作流程如圖 所示。電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù) 后，首 先確定設(shè)計(jì)方案，并選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進(jìn)行系統(tǒng)仿真時(shí)，必須要有元件模型庫的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。 系 統(tǒng) 設(shè) 計(jì)元 件 符 號(hào) 庫 原 理 圖 設(shè) 計(jì)元 件 模 型 庫 系 統(tǒng) 仿 真自 動(dòng) 布 局 布 線P C B 后 分 析制 作 P C B系 統(tǒng) 實(shí) 現(xiàn) 圖 湖南工學(xué)院畢業(yè)設(shè)計(jì)（論文） 5 仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB 板的自動(dòng)布局布線。在制作 PCB 板之前還可以進(jìn)行 PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可 靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn) PCB板在實(shí)際工作環(huán)境中的可行性。 由此可見，電路級(jí)的 EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開發(fā)時(shí)間，降低了開發(fā)成本。 2．系統(tǒng)級(jí)設(shè)計(jì)進(jìn)入 90 年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入、仿真和分析 、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。 高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無須通過門級(jí)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)， EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系 統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。系統(tǒng)級(jí)設(shè)計(jì)的工作流程見圖 3。首先，工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。其次，輸入 VHDL 代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。第三步是，將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL文件。第四步是進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用大型設(shè)計(jì)， 因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對(duì) VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件 ,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。第六步是，利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針 對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： (1)適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；(2)適配后的仿真模型； (3)器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地湖南工學(xué)院畢業(yè)設(shè)計(jì)（論文） 6 預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求；最后一步是將適配器產(chǎn)生的器件編程文 件通過編程器或下載電纜載入到目標(biāo)芯片 FPGA 或 CPLD 中。如果是大批量產(chǎn)品開發(fā)，則通過更換相應(yīng)的廠家綜合庫，輕易地轉(zhuǎn)由 ASIC 形式實(shí)現(xiàn)。 系 統(tǒng) 劃 分V H D L 代 碼 或 圖 形 方式 輸 入編 譯 器代 碼 級(jí) 功 能 仿 真綜 合 器適 配 前 時(shí) 序 仿 真適 配 器器 件 編 程 文 件C P L D / F P G AP 實(shí) 現(xiàn)適 配 后 仿 真模 型適 配 后 時(shí) 序仿 真適 配 報(bào) 告A S I C 實(shí) 現(xiàn)廠 家 綜 合 庫 圖 綜上所述， EDA 技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的 EDA工具問世。廣大電子工程人員掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率的需要，更是我國電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要， 正因 EDA在設(shè)計(jì)控制系統(tǒng)中的這些特點(diǎn)，在電梯控制電路上采用 EDA技術(shù)進(jìn)行開發(fā)，越來越受到人們的重視。 湖南工學(xué)院畢業(yè)設(shè)計(jì)（論文） 7 QuartusII 軟件介紹 Altera 公司的 QuartusII 軟件提供了可編程片上系統(tǒng)（ SOPC）設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境。 Quartus II 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。 QuartusII 軟件支持 VHDL和 Verilog 硬件描述語言的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)級(jí)設(shè)計(jì)工具。 QuartusII 軟件可以將設(shè)計(jì)、綜合、布局和布線以及系統(tǒng)的驗(yàn)證全部都整合到一個(gè)無縫的環(huán)境之中，其中也包括和第三方 EDA工具的接口。QuartusII 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含 整個(gè) FPGA