【正文】 SIGNAL CURRENT_STATE:STATE。 SIGNAL LIGHT:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK1,XUAN)IS 定義花樣 (1 為燈亮 ,0 為燈滅 ) CONSTANT L1:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000000。 CONSTANT L2:STD_LOGIC_VECTOR(7 DOWNTO 0):=10000000。 CONSTANT L3:STD_LOGIC_VECTOR(7 DOWNTO 0):=11000000。 CONSTANT L4:STD_LOGIC_VECTOR(7 DOWNTO 0):=11100000。 CONSTANT L5:STD_LOGIC_VECTOR(7 DOWNTO 0):=11110000。 CONSTANT L6:STD_LOGIC_VECTOR(7 DOWNTO 0):=11111000。 CONSTANT L7:STD_LOGIC_VECTOR(7 DOWNTO 0):=11111100。 CONSTANT L8:STD_LOGIC_VECTOR(7 DOWNTO 0):=11111110。 CONSTANT L9:STD_LOGIC_VECTOR(7 DOWNTO 0):=11111111。 CONSTANT L10:STD_LOGIC_VECTOR(7 DOWNTO 0):=01111111。 CONSTANT L11:STD_LOGIC_VECTOR(7 DOWNTO 0):=00111111。 CONSTANT L12:STD_LOGIC_VECTOR(7 DOWNTO 0):=00011111。 CONSTANT L13:STD_LOGIC_VECTOR(7 DOWNTO 0):=00001111。 CONSTANT L14:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000111。 CONSTANT L15:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000011。 CONSTANT L16:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000001。 BEGIN IF XUAN=10 THEN IF CLR=39。139。 THEN CURRENT_STATE=S0。 ELSIF(CLK139。EVENT AND CLK1=39。139。)THEN CASE CURRENT_STATE IS 狀態(tài)機(jī)轉(zhuǎn)換 WHEN S0= LIGHT=ZZZZZZZZ。 CURRENT_STATE=S1。 WHEN S1= LIGHT=L1。 CURRENT_STATE=S2。 WHEN S2= LIGHT=L2。 CURRENT_STATE=S3。 WHEN S3= LIGHT=L3。 CURRENT_STATE=S4。 WHEN S4= LIGHT=L4。 CURRENT_STATE=S5。 WHEN S5= LIGHT=L5。 CURRENT_STATE=S6。 WHEN S6= LIGHT=L6。 CURRENT_STATE=S7。 WHEN S7= LIGHT=L7。 CURRENT_STATE=S8。 WHEN S8= LIGHT=L8。 CURRENT_STATE=S9。 WHEN S9= LIGHT=L9。 CURRENT_STATE=S10。 WHEN S10= LIGHT=L10。 CURRENT_STATE=S11。 WHEN S11= LIGHT=L11。 CURRENT_STATE=S12。 WHEN S12= LIGHT=L12。 CURRENT_STATE=S13。 WHEN S13= LIGHT=L13。 CURRENT_STATE=S14。 WHEN S14= LIGHT=L14。 CURRENT_STATE=S15。 8 WHEN S15= LIGHT=L15。 CURRENT_STATE=S16。 WHEN S16= LIGHT=L16。 CURRENT_STATE=S1。 END CASE。 END IF。 END IF。 END PROCESS。 LED2=LIGHT。 END ART。 花樣三模塊 用分頻器分頻后的時鐘來顯示花樣實現(xiàn) 從左至右逐個亮 ，在從右到左逐個亮 LIBRARY IEEE。 USE 。 ENTITY hy3 IS PORT(CLK1:IN STD_LOGIC。 CLR:IN STD_LOGIC。 XUAN:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED3:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ENTITY hy3。 ARCHITECTURE ART OF hy3 IS 設(shè)計狀態(tài)機(jī) ,實現(xiàn)花樣轉(zhuǎn)換 TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14)。 SIGNAL CURRENT_STATE:STATE。 SIGNAL LIGHT:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK1,XUAN)IS 定義花樣 (1 為燈亮 ,0 為燈滅 ) CONSTANT L1:STD_LOGIC_VECTOR(7 DOWNTO 0):=10000000。 CONSTANT L2:STD_LOGIC_VECTOR(7 DOWNTO 0):=01000000。 CONSTANT L3:STD_LOGIC_VECTOR(7 DOWNTO 0):=00100000。 CONSTANT L4:STD_LOGIC_VECTOR(7 DOWNTO 0):=00010000。 CONSTANT L5:STD_LOGIC_VECTOR(7 DOWNTO 0):=00001000。 CONSTANT L6:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000100。 CONSTANT L7:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000010。 CONSTANT L8:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000001。 CONSTANT L9:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000010。 CONSTANT L10:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000100。 CONSTANT L11:STD_LOGIC_VECTOR(7 DOWNTO 0):=00001000。 CONSTANT L12:STD_LOGIC_VECTOR(7 DOWNTO 0):=00010000。 CONSTANT L13:STD_LOGIC_VECTOR(7 DOWNTO 0):=00100000。 CONSTANT L14:STD_LOGIC_VECTOR(7 DOWNTO 0):=01000000。 9 BEGIN IF XUAN=11 THEN IF CLR=39。139。 THEN CURRENT_STATE=S0。 ELSIF(CLK139。EVENT AND CLK1=39。139。)THEN CASE CURRENT_STATE IS 狀態(tài)機(jī)轉(zhuǎn)換 WHEN S0= LIGHT=ZZZZZZZZ。 CURRENT_STATE=S1。 WHEN S1= LIGHT=L1。 CURRENT_STATE=S2。 WHEN S2= LIGHT=L2。 CURRENT_STATE=S3。 WHEN S3= LIGHT=L3。 CURRENT_STATE=S4。 WHEN S4= LIGHT=L4。 CURRENT_STATE=S5。 WHEN S5= LIGHT=L5。 CURRENT_STATE=S6。 WHEN S6= LIGHT=L6。 CURRENT_STATE=S7。 WHEN S7= LIGHT=L7。 CURRENT_STATE=S8。 WHEN S8= LIGHT=L8。 CURRENT_STATE=S9。 WHEN S9= LIGHT=L9。 CURRENT_STATE=S10。 WHEN S10= LIGHT=L10。 CURRENT_STATE=S11。 WHEN S11= LIGHT=L11。 CURRENT_STATE=S12。 WHEN S12= LIGHT=L12。 CURRENT_STATE=S13。 WHEN S13= LIGHT=L13。 CURRENT_STATE=S14。 WHEN S14= LIGHT=L14。 CURRENT_STATE=S1。 END CASE。 END IF。 END IF。 END PROCESS。 LED3=LIGHT。 END ART。 頂層設(shè)計 將以上幾個模塊整合起來 ,實現(xiàn)八路彩燈的花樣控制 LIBRARY IEEE。 USE 。 ENTITY caideng IS PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 XUAN:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ENTITY caideng。 ARCHITECTURE ART OF caideng IS COMPONENT fenpinqi 對分頻器模塊進(jìn)行 定義 10 PORT( CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 CLK1:OUT STD_LOGIC)。 END COMPONENT fenpinqi。 COMPONENT hy1 對 花 樣一 模塊進(jìn)行 定義 PORT(CLK1:IN STD_LOGIC。 CLR:IN STD_LOGIC。 XUAN:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT hy1。 COMPONENT hy2 對 花樣二 模塊進(jìn)行 定義 PORT(CLK1:IN STD_LOGIC。 CLR:IN STD_LOGIC。 XUAN:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT hy2。 COMPONENT hy3 對 花樣三 模塊進(jìn)行 定義 PORT(CLK1:IN STD_LOGIC。 CLR:IN STD_LOGIC。 XUAN:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED3:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT hy3。 SIGNAL S:STD_LOGIC。 定義中間變量 SIGNAL L1:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL L2:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL L3:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN U1:fenpinqi PORT MAP(CLK,CLR,S)。 對分頻器模塊進(jìn)行 例化 U2:hy1 PORT MAP(S,CLR,XUAN,L1)。 對 花樣一 模塊進(jìn)行 定義 U3:hy2 PORT MAP(S,CLR,XUAN,L2)。 對