【正文】 一地的連接線必須盡可能短 ，目系統(tǒng)的單點接地點必須在此連接線的某一點上。 在本次的設計中是按模塊來實現(xiàn)的，根據(jù)梁老師所提出的要求，設計總共分為三大步驟完成： （ 1）產(chǎn)生正弦波波形信號； （ 2）頻率的控制； （ 3）顯示頻率值。 利用 VHDL 編程，依據(jù)基本數(shù)字電路模塊原理進行整合。系統(tǒng)各部分所需工作時鐘信號由輸入系統(tǒng)時鐘信號經(jīng)分頻得到，系統(tǒng)時鐘輸入端應滿足輸入脈沖信號的要求。頻率控制模塊可以實現(xiàn)頻率的連續(xù)可調，最終送至脈沖發(fā)生模塊輸出 5 脈沖信號，同時將信號的頻率輸出至數(shù)碼管顯示當前信號的頻率值，達到設計所要求的輸出 波形頻率可調功能。如下圖 所示： 4. 主要功能的實現(xiàn)模塊如下： 由于要求簡易正弦波信號發(fā)生器輸出頻率達到 1MHZ，所以實驗箱上的 20MHZ的輸出過低，無法達到要求。此時可以采用一個倍頻器將 20MHZ 的頻率輸出加倍分頻進程有顯示頻率功能 結束 頻率范圍選擇 頻率值調節(jié) 頻率值顯示波形輸出 開始 正弦波中間信號始化數(shù)據(jù)定義 圖 總體程序流程圖 6 成為 128MHZ 的頻率輸出。具體通過 Quartus II 軟件所做 的模塊原理圖 如圖： 圖 倍頻器模塊原理圖 主程序用來實現(xiàn) 系統(tǒng)的主要功能，包括波形定義分頻、頻段選擇、頻率調節(jié)以及頻率輸出等。主程序見附錄 1。主程序原理圖如圖 所示： 圖 其中 clk 信號為 20MHZ 的信號經(jīng)過加倍后的 128MHZ 的頻率。 Key key2 為頻率調節(jié)按鈕， key1 接按鍵，當按動 key1頻率值加 1或者減 1； key2 接撥碼開關，用來加減選擇，當 key2=1 時為加，當 key2=0 時為減。 sel_p[1..0]為頻段選擇信號，當 sel_p[1..0]=00、 0 10 時，其頻段 分別為 0HZ1KHZ、 1KHZ10KHZ、10KHZ1MHZ。 波形顯示模塊 波形顯示部分使用的是實驗箱上的 D/A轉換器，將主程序模塊的 dout[7..0]八位二進制輸出接 D/A轉換器的輸入，從而轉化為模擬信號，將 D/A轉換器的輸出接示波器的輸入，通過示波器顯示觀察。 7 頻率顯示部分使用了一個二進制 —— 十六進制轉化顯示譯碼器，將主程序中輸出的 xianshi[19..0]這 20位二進制段碼輸出轉化為十六進制數(shù)顯示在數(shù)碼管上。 圖 頻率顯示模塊原理圖 5. 軟件仿真 由于程序中計數(shù)值 test 比較大，無法在 Quartus II 軟件中顯示完整，所以我們將程序中的 test 值改為 1，這樣可以得到完整的仿真圖，而且不改變程序原理。在實驗時將，任意所取的頻段如下所示，其中第一頻段的初值設置為300HZ，第二頻段的初值設置為 3000HZ，第三頻段的初值設置為 30000HZ。 圖 第一頻段下的正弦波仿真圖 8 圖 第二頻段下的正弦波仿 真圖 圖 第三頻段下的正弦波仿真圖 (1)選擇目標器件 AssignDeviceDeviceFamilyMAX7000SEPM7128SLC846OK 9 圖 61 器件選擇窗口 (2)啟動編譯器 Max+PlusIICompilerStart 將以上模塊分別編譯通過，并將它們全部保存到自己所建的工程文件夾 :axc_xh 中。 引腳的鎖定 確定設計實體 輸入輸出端口與目標芯片引腳的對應關系 圖 62 引腳鎖定界面 10 1．用下載電纜把計算機的并口與目標板（實驗開發(fā)系統(tǒng)），連接好并打開電源。 ，然后將其在 Max+plusⅡCompiler 下編譯一次，將引腳鎖定圖在 Max+plusⅡ FloorplanEditor 中打開，再編譯一次管腳。 3. Max+plusⅡ ProgrammerOptionHardware SetupByteBlaster(編程方式為 )Configute，雙擊 Enter 鍵，進行硬件驗證。 硬件驗證 下載完成后，把示波器連接到實驗箱上，并在實驗箱上選擇適當?shù)臅r鐘頻率（以示波器上顯示的波形清晰為標準）。然后分別記錄下各自頻率值在示波器上所對應的波形。 圖 64 實 驗箱上的連線圖 波形顯示 本次 EDA 課程設計的輸出是由 DA0832 將數(shù)字信號轉化為模擬信號，再由示波器顯示波形輸出。 當引腳鎖定完畢后，將程序下載到試驗箱中，連好示波器，在輸入端輸入相應的值即可得到相應的輸出波形。具體的硬件仿真波形如下： 11 如上圖所示，本次仿真采 64 個點所以有的波形不是很光滑，若需要更平滑的波形，可以增加采樣點數(shù)；而且當頻率較高時各種波形會出現(xiàn)失真，示波器上不顯示穩(wěn)定的波形；在硬件運行時產(chǎn)生的干擾，也會導致波形的混亂。 1K 的正弦波硬件仿真結果 10K 的正弦波硬件仿真結果 圖 100HZ 的 正弦波硬件仿真 結果 12 7. 總結與體會 近兩周的 EDA 技術課程設計就要結束了，通過這次課程設計，我學到的最重要的東西就是對于這種任務量比較大的程序，一定要認真理解老師所給出的題目要求。剛開始的時候有的要求理解的不夠透徹，結果導致不能達到老師的要求。只是設計了進行粗略的調頻 ，但對調頻所要求的具有至少 100Hz、 1KHz、 10KHz三段頻率設置功能忽略了。只是認為只要可以調頻就行了，后來實驗室的同學也做，問我后才覺得自己理解錯了?？上胍薷某绦騾s又覺得根本無從下手，最后還是又決定重新開始寫，就嘗試著設置了個 sep_p[1..0]來進行選擇頻段。此外，還要學會對系統(tǒng)進行分塊化處理。分塊思想應在以后其它類似的設計中著重注意應用比如機器人的舵機、底盤程序等。這次 EDA技術的課程設計，運用了許多EDA技術的知識，通過這次設計，不僅對以前學過的許多理論知識進行了很全面的檢驗，明白了許多知 識的具體應用，而且還學會了許多新知識，最起碼熟悉了DAC0832 的功能。對 EDA 技術理解又有了一次的提升。從本次設計中我還學到了以后的學習中要大膽嘗試，小心求證。一旦自己有了一種新的想法一定要非常小心的去檢驗，發(fā)現(xiàn)錯誤，改正錯誤，最終達到自己想要的結果。 在做實驗時，用示波器顯示波形時，卻總是得不到穩(wěn)定的波形，后來發(fā)現(xiàn)在輸入控制中，僅需要 3位二進制數(shù)即能完成簡單的 8進制計數(shù)，自己卻習慣性的用了 8位，這使得分頻現(xiàn)象嚴重，更改后即得到了較穩(wěn)定的輸出波形，但是波形的下半部分卻被消隱了，懷疑是基準電平的問題，對信號 波形發(fā)生器進行了微調，如：對于正弦波發(fā)生器，本來取值范圍是從 0255，人為的提高了最低電平，采取了所有電平值除二加 50 的措施，最后果然波形輸出穩(wěn)定完好，試驗成功。 還有就是在設計中我再一次體會到了 VHDL 的重要性，它是一門應用性、實踐性質的課程，學會的東西不會是只在課本上能學到的，有很多東西，只有更多的去用它，不能僅靠理論，實踐是非常必要的，理論與實踐相結合，才能得到真正的提高。我也希望在以后的學習過程中能夠經(jīng)常性的去運用它。 參考文獻 [1] 《 EDA技術及應用》 .西安：電子電子科技大學出版社 [1] 潘松 ,黃繼業(yè) .《 EDA技術實用教程》 .北京：科學出版社 , [2] 劉江海 .《 EDA技術課程設計》 .武漢：華中科技大學出版社 , 13 [3] 姜雪松 .《 VHDL 設計實例與仿真》 .北京：機械工業(yè)出版社， [4] 陳耀和 .《 VHDL 語言設計技術》 .北京：電子工業(yè)出版社， [5] 譚會生 , 張昌凡 .《 EDA 技術及應用》 .西安：西安電子科技大學出版社 [6] Volnei A. pedroni 著 , 喬廬峰 ,王志功等譯 .《 VHDL 數(shù)字電路設計教程》 .北京：電子工業(yè) 出版社 附錄 主程序如下所示： library ieee。 use 。 entity generator is port(clk:in std_logic。 key1:in std_logic。 key2:in std_logic。 sel_p:in std_logic_vector(1 downto 0)。頻段選擇 sel_b:in std_logic_vector(1 downto 0)。 波形選擇 dout:out integer range 0 to 255。 波形數(shù)字量接 dac0832 示波器顯示 xianshi:out integer range 0 to 1000000)。頻率值 end entity generator。 architecture bhv of generator is signal num: integer range 0 to 1000000 := 3000。 signal test:integer range 0 to 1000000。 signal b:std_logic。 signal addr:integer range 0 to 63。采樣點選擇 type hui is array(0 to 63)of integer range 0 to 255。 產(chǎn)生正弦波 constant sina:hui:=( 255,254,252,249,245,239,233,225,217, 207,197,186,174,162,150,137,124,112, 14 99,87,75,64,53,43,34,26,19,13,8,4,1,0, 0,1,4,8,13,19,26,34,43,53,64,75,87,99, 112,124,137,150,162,174,186,197,207, 217,225,233,239,245,249,252,254,255)。 begin process(clk) variable count:integer range 0 to 1000000。 begin if (clk39。event and clk=39。139。) then count:=count + 1。 if (count=test) then count:=0。 b= not b。 end if。 end if。 頻率加減控制鍵 end process。 process(key1,key2) begin if (key139。event and key1=39。139。) then if(key2=39。139。)then num = num +1。 elsif(key2=39。039。) then num = num 1。 end if。 end if。 end process。 頻段選擇 — process(num,sel_p) variable temp:integer range 0 to 1000000。 begin 15 temp:=num。 case sel_p is when 00 = if(temp1000 and temp =10000)then temp := temp/10。 elsif(temp100000 and temp = 1000000)then temp:= temp/1000。 end if。 if(temp1000)then temp:=1000。 elsif(temp1)then temp := 1。 end if。 xianshi = temp。 test = 128000000/64/2/temp。 when 01= if(temp0 and temp 99)then temp := temp*1000。 elsif(temp=100 and temp999)then temp := temp*10。 elsif(temp10000 and temp =99999)then temp := temp/10。 elsif(temp=1000000)then temp := temp/100。 end if。 if(temp10000)then temp:=10000。 elsif(temp1000)then temp := 1000。 end i