【正文】 以是行為級(jí)、數(shù)據(jù)流和結(jié)構(gòu)化描述方式，或者是這些格式的任意組合。 end bool。 VHDL 主要語(yǔ)法簡(jiǎn)介 VHDL 的語(yǔ)法有很多內(nèi)容，限于 篇幅限制，不能面面俱到，下面僅介紹本研究課題所涉及的內(nèi)容。 信號(hào)賦值語(yǔ)句如 ： with a select b=”0000” when ?0?。 上面的賦值語(yǔ)句描述的是一個(gè)譯碼電路，當(dāng)輸入 a 為’ 0’時(shí)輸出 b 為” 0000”，為’ 1’時(shí)輸出 b 為’ 1’。 上面描述的是一個(gè)二選一的電路。 b、 順序語(yǔ)句 順序語(yǔ)句用在進(jìn)程 (Process)內(nèi)，其語(yǔ)法結(jié)構(gòu)為 if(condition) then do something。 end if。 2） 同步邏輯設(shè)計(jì) 大多數(shù)器件具有連接 于觸發(fā)器輸入端的組合邏輯塊，作為 CPLD 或 FPGA 的邏輯單元的基本構(gòu)件。 end if。 上面這個(gè)進(jìn)程 (process)描述了一個(gè)上升沿觸發(fā)的觸發(fā)器。當(dāng)時(shí)鐘的上升沿到來(lái)時(shí)，觸發(fā)器的輸出 a 就等于輸入 b。 Process 中的語(yǔ)句按順序一條一條執(zhí)行，而不同的 process 之間是并發(fā)執(zhí)行的。 如： process(reset,b) begin if reset=?1?t hen b=”0000”。 end if。 上面的程序就是一個(gè) process，括號(hào)內(nèi)的 信號(hào) reset 和 b 就是敏感量。 VHDL 還有很多方面的內(nèi)容，上面介紹的是我在本研究課題中接觸得比較多的部分，也是最常用的部分。 設(shè)計(jì)要求的定 義 在從事設(shè)計(jì)進(jìn)行編寫代碼工作之前，必須對(duì)設(shè)計(jì)目的和要求有一個(gè)明確的認(rèn)識(shí)。 采用 VHDL 進(jìn)行設(shè)計(jì)描述 1）設(shè)計(jì)規(guī)劃（ Formulate the Design）。但是，首先應(yīng)該決定設(shè)計(jì)方式。常用的設(shè)計(jì)方式有三種：自頂向下設(shè)計(jì)、自底向上設(shè)計(jì)、平坦式設(shè)計(jì)。 2）設(shè)計(jì)代碼的編寫（ Code the Design）。但是編寫一個(gè)優(yōu)化的 VHDL 代碼的關(guān)鍵在于要依靠硬件的內(nèi)在要求去思考，特別是，要能像綜合軟件運(yùn)行時(shí)的“思考”方式去體驗(yàn)如何實(shí)現(xiàn)設(shè)計(jì)。并行工作程序?qū)е码娐纺M提前至設(shè)計(jì)的早期。因?yàn)閷?duì)于大型設(shè)計(jì)，其綜合、布局、布 18 線往往要花費(fèi)好幾個(gè)小時(shí)，在綜合之前進(jìn)行源代碼模擬，就可以大大減少設(shè)計(jì)重復(fù)和修正錯(cuò)誤的次數(shù)和時(shí)間。模塊化結(jié)構(gòu)運(yùn)行在進(jìn)行階層連接之前檢測(cè)和修正每個(gè)子設(shè)計(jì)，分別檢測(cè)和修正各個(gè)設(shè)計(jì)單層，將可節(jié)省可觀的時(shí)間。 綜合、優(yōu)化和裝配設(shè)計(jì) 設(shè)計(jì)綜合和優(yōu)化的過(guò)程見圖 。將設(shè)計(jì)描述化簡(jiǎn)到底層電路表示（如一個(gè)網(wǎng)表）。這個(gè)過(guò)程也可以解釋為設(shè)計(jì)描述作為輸入，設(shè)計(jì)網(wǎng)表和邏輯方程作為輸出。優(yōu)化處理依賴于三個(gè)因素：布爾表達(dá)式，有效資源 類型，以及自動(dòng)的或用戶定義的綜合指引（約束條件）。布局布線工具的好壞，對(duì)于 FPGA 設(shè) 19 計(jì)的性能有很大影響。一個(gè)“優(yōu)化”的布局布線可將電路的關(guān)鍵部分緊密地配置在一起，以消除布線延時(shí)。接著開始布線，首先對(duì)高扇出信號(hào)或者需要長(zhǎng)距離布線的信號(hào)采用全 局布線結(jié)構(gòu)來(lái)進(jìn)行，然后采用局域布線結(jié)構(gòu)對(duì)局域內(nèi)邏輯單元和 I/O 信號(hào)通路進(jìn)行布線。布局后的模擬不僅可使我們能夠再一次檢驗(yàn)設(shè)計(jì)的功能，而且還能檢測(cè)時(shí)序，諸如信號(hào)建立時(shí)間、時(shí)鐘到輸出、寄存器到寄存器的時(shí)延。 器件編程 在成功地完成了設(shè)計(jì)描述、綜合、優(yōu)化、裝配和設(shè)計(jì)模擬之后，就可以對(duì)器件進(jìn)行系統(tǒng)設(shè)計(jì)的其它工作。 20 3 乒乓球游戲電路設(shè)計(jì) 設(shè)計(jì)任務(wù) 一、設(shè)計(jì)目標(biāo) 本論文的設(shè)計(jì)目標(biāo)是，采用 VHDL 方式，來(lái)設(shè)計(jì)和實(shí)現(xiàn) 乒乓球游戲電路設(shè)計(jì) 。 二、 實(shí)現(xiàn)目標(biāo)的技術(shù)路線 在 EDA 技術(shù)平臺(tái)上，利用硬件描述語(yǔ)言 VHDL（ VHDL—Very High Speed Integrated Circuit （ VHSIC） Hardware Description Language（超高速集成電路硬件描述語(yǔ)言） ）進(jìn)行數(shù)字邏輯設(shè)計(jì)，進(jìn)行系統(tǒng)的邏輯功能和時(shí)延仿真。 設(shè)計(jì)原理 系統(tǒng)組成：該設(shè)計(jì)由模擬乒乓球行進(jìn)路徑的發(fā)光管亮燈控制模塊(BALL),乒乓球板接球控制模塊 (BOARD),失球計(jì)數(shù)器的高位計(jì)數(shù)模塊(COUT4), 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COUT10),乒乓球行進(jìn)方向控制模塊 (MWAY), 失球提示發(fā)聲模塊 (SOUND) 和總控制模塊(BALLCTRL)七個(gè)模塊組成。 bain 和 bbin 分別是左右球拍控制信號(hào)，當(dāng)球拍發(fā)球成功后由 MWAY 模塊來(lái)控制方向，然后由 BALL 模塊來(lái)模 21 擬乒乓球行進(jìn) 路徑，其行進(jìn)速度可由輸入的時(shí)鐘信號(hào) clk 來(lái)控制。如果此瞬間沒(méi)有接到鍵信號(hào)，將給出出錯(cuò)鳴叫（ SOUND 模塊控制），同時(shí)為對(duì)方記 1 分，并將記分顯示出來(lái)（此過(guò)程由 COU4 和 COU10 模塊控制）。 圖 本設(shè)計(jì)包括以下幾個(gè)部分的設(shè)計(jì)： (1)頂層模塊（ TENNIS）的設(shè)計(jì) (2)失球提示發(fā)聲模塊 (SOUND)的設(shè)計(jì) (3)總控制模塊 (BALLCTRL)的設(shè)計(jì) (4)模擬乒乓球行進(jìn)路徑的發(fā)光管亮燈控制模塊 (BALL)的設(shè)計(jì) (5)乒乓球板接球控制模塊 (BOARD) 的設(shè)計(jì) (6)失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COU10) 的設(shè) 計(jì) (7)失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 (COU4) 的設(shè)計(jì) 22 (8)乒乓球行進(jìn)方向控制模塊 (MWAY) 的設(shè)計(jì) 各個(gè)模塊的設(shè)計(jì) 頂層模塊的設(shè)計(jì) 頂層模塊 圖 BAIN 和 BBIN 分別是左右球拍控制信號(hào) CLR 是清零控制 CLK 是乒乓球的行進(jìn)速度時(shí)鐘（即發(fā)光管的亮燈傳遞速度）； SOUCLK 是失球提示發(fā)聲時(shí)鐘 BALLOUT[7..0]指示球路行進(jìn)情況 COUNTBH[3..0]和 COUNTBL[3..0]分別指示左邊球手的得分的 高位和低位 COUNTAH [3..0]和 COUNTAH [3..0]分別指示右邊球手的得分的高位和低位 LAMP 指示 CLK 的速度 SPEAKER 接蜂鳴器，指示失球提示 23 頂層文件程序仿真圖 圖 頂層文件仿真圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) tennis 程序可知 bain 和 bbin 分別是左右球拍控制信號(hào) ,clr 是清零控制， clk 是乒乓球的行進(jìn)速度時(shí)鐘（即發(fā)光管的亮燈傳遞速度）， souclk 是失球提示發(fā)聲時(shí)鐘， ballout[7..0]指示球路行進(jìn) 情況， countbh[3..0]和 countbl [3..0]分別指示左邊球手的得分的高位和低位， countah [3..0]和 countbl [3..0]分別指示右邊球手的得分的高位和低位， lamp 指示 clk 的速度， speaker 接蜂鳴器，指示失球提示。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了tennis 是完全符合乒乓球運(yùn)動(dòng)各項(xiàng)規(guī)則的模塊，達(dá)到了我們的預(yù)期目的。 use 。發(fā)聲時(shí)鐘 sig:in std_logic。球拍接球脈沖 sout:out std_logic)。 architecture ful of sound is begin sout=clk and(not sig)and en。 25 失球提示發(fā)聲模塊 程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) sound 程序可知， clk 為發(fā)聲時(shí)鐘脈沖，en 為球拍接球脈沖， sig 為正確接球信號(hào)， sout 為提示聲輸出。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證 明，我們得到了sound 是完全符合作者設(shè)計(jì)目的的模塊。 use 。系統(tǒng)復(fù)位 bain:in std_logic。右球拍 serclka:in std_logic。右拍準(zhǔn)確接球或發(fā)球 clk:in std_logic。球拍接球脈沖 serve:out std_logic。球拍正確接球信號(hào) ballclr:out std_logic。乒乓球燈使能 end ballctrl。 signal ser:std_logic。 27 ser=serclka or serclkb。球拍正確接球信號(hào) bdout=bd。139。139。139。139。139。139。139。039。039。139。 else 沒(méi)發(fā)球或接球時(shí) ballclr=39。乒乓球燈不清零 end if。 end process。 28 總控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) ballctrl 程序可知 clk 為乒乓球燈移動(dòng)時(shí)鐘， clr 為系統(tǒng)復(fù)位信號(hào)， bain 為左球拍， bbin 為右球拍， serclka 為左拍準(zhǔn)確接球或發(fā)球信號(hào)， serclkb 為右拍準(zhǔn)確接球或發(fā)球信號(hào)。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了ballctrl 是完全符合作者設(shè)計(jì)目的的模塊。 use 。 entity ball is port(clk:in std_logic。乒乓球燈清零 way:in std_logic。乒乓球燈使能 ballout:out std_logic_vector(7 downto 0))。 architecture ful of ball is signal lamp:std_logic_vector(9 downto 0)。139。 elsif en=39。 then elsif (clk39。139。139。 lamp(0)=39。 else乒乓球燈左移 lamp(8 downto 0)=lamp(9 downto 1)。039。 end if。 end process。 乒乓球燈模塊的 程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) ball 程序可知 clk 為乒乓球燈前進(jìn)時(shí)鐘， clr 為乒乓球燈清零脈沖， way 為乒乓球燈前進(jìn)方向脈沖， en 為乒乓球燈使能， BALLOUT 為乒乓球燈 。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了ball 是完全符合作者 設(shè)計(jì)目的的模塊。 use 。接球點(diǎn)，也就是乒乓球燈的末端 :in std_logic。球拍接球信號(hào) serve:in std_logic。失球計(jì)數(shù)時(shí)鐘信號(hào) 32 serclk:out std_logic)。 architecture ful of board is begin process(bclk,) begin if(=39。)then serclk=39。 couclk=39。乒乓球過(guò)中點(diǎn)時(shí)， counclk,serclk 復(fù)位 elsif(bclk39。139。139。139。139。139。039。139。 end if。 end process。 乒乓球板接球控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) board 程序可知， ball 為接球點(diǎn)，也就是乒乓球燈的末端， 為乒乓球燈的中點(diǎn) ， bclk 為球 拍接球信號(hào)， serve為發(fā)球信號(hào)， couclk 為失球計(jì)數(shù)時(shí)鐘信號(hào)， serclk 為正確接球信號(hào)，接 33 到球?yàn)??1?。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我 們得到了board 是完全符合作者設(shè)計(jì)目的的模塊。 use 。 entity cou10 is port(clk,clr:in std_logic。 qout:out std_logic_vector(3 downto 0))。 architecture ful of cou10 is 34 signal qqout:std_logic_vector(3 downto 0)。139。 cout=39。 elsif(clk39。139。 cout=39。 else qqout=qqout+39。 cout=39。 end if。 qout=qqout。 end。當(dāng)我們對(duì) clk 和 clr，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=1 時(shí) , 系統(tǒng)復(fù)位，不進(jìn)行計(jì)數(shù)。 35 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了cou10 是完全符合作者設(shè)計(jì)目的的模塊。 use 。 entity cou4 is port(clk,clr:in std_logic。 qout:out std_logic_vector(3 downto 0))。 architecture ful of cou4 is signal qqout:std_logic_vector(3 downto 0)。139。 cout=39。 elsif(clk39。139。 cout=39。 else qqout=qqout+39。 cout=3