【正文】 波器的基本結(jié)構(gòu) FIR濾波器有直 接型、級聯(lián)型和頻率抽樣型三種基本結(jié)構(gòu)，其中直接型是最常見的結(jié)構(gòu) ， 如圖 。 圖 直接型結(jié)構(gòu) 這種結(jié)構(gòu)也稱為抽頭延遲線結(jié)構(gòu)，或稱橫向濾波器結(jié)構(gòu)。 這種結(jié)構(gòu)也稱為抽頭延遲線結(jié)構(gòu)，或稱橫向濾波器結(jié)構(gòu)。 線性相位 FIR數(shù)字濾波器的系統(tǒng)結(jié)構(gòu) 在許多應(yīng)用領(lǐng)域，例如通信和圖像處理中，在一定的頻率范圍內(nèi)維持相位的完整性是一個期望的系統(tǒng)屬性。所謂線性特性相位是指濾波器對不同頻率的正弦波所產(chǎn)生的相移和正弦波的頻率成直線關(guān)系?？梢钥闯觯€性相位 FIR濾波器的固有對稱屬性可以降低所需要的乘法器的數(shù)量，它使得乘法器的數(shù)量降低了一半，而加法器的數(shù)量則保持不變。設(shè)計方法包括窗函數(shù)法和最優(yōu)化方法 (等同波紋法 )。本文也采用的窗函數(shù)設(shè)計法。具體指標(biāo)可參看表 [4]。 (2)旁瓣幅度下降速度要快，以利增加阻帶衰減。 通常上述幾點很難同時滿足。因此，實際選用的窗函數(shù)往往是它們的折中。 FIR數(shù)字濾波器的窗函數(shù)法設(shè)計過程 如 圖 。 ()dHk是理想濾波器的單位脈沖響應(yīng)，是無限長的序列：為了獲得實際應(yīng)用的 FIR濾波器，需將()dHk截斷，即把無限長的序列截取為有限長的序 h(k)來近似表示，但直接的截斷產(chǎn)生了吉布斯現(xiàn)象，使用窗 函 數(shù)法可以避免之，即 ( ) ( ) ( )dh k h k w k??，最后得出實際應(yīng)用的 FIR濾波器的頻率響應(yīng) ()jwbHe 。 10 實現(xiàn) FIR數(shù)字濾波器的硬件算法 —— 分布式算法 分布式算法 分布式算法 (Distributed Arithmetic)，簡稱 DA，在 1973年前后由 Croisier首次提出，但直到 Xilinx發(fā)明了 FPGA的查找表結(jié)構(gòu)以后，分布式算法才在 20世紀(jì) 90年代初重新受到重視，并被有效地應(yīng)用在 FIR濾波器的設(shè)計中。 DA算法是一種以實現(xiàn)乘加運算為目的的運算方法。 DA算法在實現(xiàn)乘累加功能時，是通過將各輸入數(shù)據(jù)的每 一對應(yīng)位產(chǎn)生的部分積預(yù)先進行相加形成相應(yīng)的部分積，然后再對各個部分積累加，并形成最終結(jié)果的。與傳統(tǒng)算法相比， DA算法可以極大地減少了硬件電路的規(guī)模，提高電路了的執(zhí)行速度。 (1)分布式算法簡介 一個線性時不變網(wǎng)絡(luò)的輸出可以 用下式表示： 10 0 1 1 1 10( ) , .. .Ni i N Niy n c x c x c x c x c x????? ? ? ? ? ? ? ?? () 進一步假設(shè)系數(shù) ic 是己知常數(shù) ， ix 是 ? 位二進制補碼表示的變量 。它與傳統(tǒng)算法實現(xiàn)乘累加運算的不同在于執(zhí)行部分積運算的先后順序不同。 (2)全串行形式的分布式算法 當(dāng)對系統(tǒng)速度的要求不太高時，可以采用全串行的設(shè)計方法，即一個 DA查找表，一個并行運算的可控加減法器，以及簡單少量的寄存器就可達到目的。 串行式方法，顧名思義就是輸 入數(shù)據(jù)是以串行的方式輸入。特別要注意，在最高位尋址得到的值不是與上一個右移一位后的部分積相加，而是相減。由上可知，完成一次運算 需要 w個時鐘周期。 (3)全并行實現(xiàn)方法 將式 ，即將每個 DA查找表的輸出采用并行的加法，就得到了全并行結(jié)構(gòu)。 12 圖 全串行 DA模式 并縮寫為 sum： 0 0 , 1 1 1 , 1 1 1 , 1[ 0 ] ( . . . )w w N N ws u m c x c x c x? ? ? ? ?? ? ? ? ? () 同理，則 0 0 , 2 1 1 , 2 1 1 , 2[ 1 ] ( . . . )w w N N ws u m w c x c x c x? ? ? ? ?? ? ? ? ? ? () 則式 0 1 ( 1 )[ 0 ] 2 [ 1 ] 2 . . . [ 1 ] 2 wy s u m s u m s u m w? ? ?? ? ? ? ? () 利用式 （ ） 可得一種直觀的加法器樹。 流水線技術(shù)在數(shù)字電路設(shè)計中是為了提高系統(tǒng)的工作時鐘頻率而采用的一種特殊的設(shè)計方法。這樣，每一級的電路結(jié)構(gòu)得到簡化，從而減少輸入到輸出間的電路延時，在較小的時鐘周期內(nèi)就能夠完成這一級的電路功能。在這個過程當(dāng)中，數(shù)據(jù)就好像流過了一根數(shù)據(jù)管道，流水線技術(shù)由此得名。 在流水線技術(shù)中，由于算法分解后，數(shù)據(jù)逐級鎖存，輸出不是實時的，電路中有幾級流水線，輸出相對于輸入就會延遲相應(yīng)的時鐘周期。這是流水線技術(shù)為了得到較高工作速率而增加的額外開銷。 分布式算法的優(yōu)化 這次設(shè)計的濾波器主要采用的是串行分布式算法，即 SDA(Serial 13 Distributed Arithmetic)。又由于假設(shè)查找表的輸出被鎖存了，所以查找表結(jié)果的讀出和相加可以看作是并行執(zhí)行的，則加法的次數(shù)可以用來進行速度大小的比較。 (1)串并行相結(jié)合的實現(xiàn)方法 在全串行的實現(xiàn)方法中，一次輸入每一個采樣值的一位。而由于數(shù)據(jù)是一位一位輸入的，所以結(jié)果要在 w個時鐘周期后才能得到，用到了(w1)次加法。 如果采用串并結(jié)合的方法，比 如說，一次輸入每個采樣值的兩位 (2BAAT，two bit at a time),則加法的次數(shù)可以減少到 (w/21)次。符號擴展也就是在二進制補碼之前補 1 或 0，對負(fù)數(shù)補 1，對正數(shù)補 0。在一次輸入兩位的情況下，查找表的規(guī)模是串行方法規(guī)模的平方倍，即 2N 個字。所以我們要想辦法減小表的規(guī)模。造成硬件資源趨于緊張，甚至難能實現(xiàn)。如果加上流水線寄存器，這一改進并沒有降低速度，卻極大地減少了設(shè)計硬件的規(guī)模。但是 FLEXIOK系列芯片只能提供 4輸入的 LUT，所以要對 LUT的地址進行分割。如圖 。 15 假設(shè)一個 FIR濾波器有 N階系數(shù)， 且其卷積和為： 10N iiiY cx???? () 其中 ix 是 w位的二進制補碼數(shù)。 本文的設(shè)計采用了并行 DA算法，旨在提高工作速度；將 LUT分割成 2個小LUT，旨在減少硬件規(guī)模。 傳統(tǒng)的數(shù)字電子系統(tǒng)是由許多子系統(tǒng)或邏輯模塊構(gòu)成的。數(shù)字電子系統(tǒng)最 初的“積木塊”是具有固定功能的標(biāo)準(zhǔn)集成電路器件，設(shè)計者只能根據(jù)需要選擇合適的器件，并按照器件推薦的電路搭成電子系統(tǒng)，在設(shè)計時，設(shè)計者沒有靈活可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大。它有以下幾個主要特點： (1)采用“自底向上” (Bottom Up)的設(shè)計方法 “自底向上”的電子系統(tǒng)設(shè)計方法的主要步驟是： 根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖，然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進行細(xì)化，合理地劃分功能模塊，并畫出系 統(tǒng)功能框圖 。各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試 。可以看出，系統(tǒng)硬件的設(shè)計是從選擇具體元器件開始的，并用這些元器件進行邏輯電路設(shè)計，即從最底層開始設(shè)計，完成系統(tǒng)各獨立功能模塊設(shè)計，然后再將各功能模塊連接起來，直至到最高層，完成整個系統(tǒng)的硬件設(shè)計。 (3)用符號和電路圖的方式描述設(shè)計 用上述設(shè)計方法設(shè)計的數(shù)字電子系統(tǒng)最后形成的設(shè)計文件，主要是由若干張電路圖構(gòu)成的文件。對于小的系統(tǒng)，這種電原理圖只要幾十張或兒百張就行了。這樣多的電 18 路圖給設(shè)計歸檔、閱讀、修改和使用帶來很大的不便 [9]。 所謂 EDA技術(shù)，就是以大規(guī)?？删幊唐骷鳛樵O(shè)計載體，以硬件描述語言作為系統(tǒng)邏輯描述的主要表達方法，以計算機和 EDA開發(fā)軟件為設(shè)計工具，通過開發(fā)軟件自動完成對用文本方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、 邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，并最終形成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 (2)用軟件設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是用有關(guān)的開發(fā)軟件自動完成的。 (4)系統(tǒng)可現(xiàn)場編程、在線升級。 EDA技術(shù)的主要內(nèi)容 EDA技術(shù)主要包含下面 3個方面的內(nèi)容： 大 規(guī)?？删幊踢壿嬈骷?；硬件描述語言；軟件開發(fā)工具 。 傳統(tǒng)的數(shù)字系統(tǒng)的設(shè)計，是應(yīng)用 MCU(微處理器和單片機 )和 MSI， SSI通用數(shù)字電路芯片構(gòu)成電路系統(tǒng)。 PLD器件的發(fā)明 和應(yīng)用，給數(shù)字電子系統(tǒng)的設(shè)計帶來極大的靈活性， PLD器件可以通 過軟件編程對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，使得硬件設(shè)計如同軟件 19 設(shè) 計一樣方便快捷。 FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列 )，和CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件 )是大規(guī)模可編程器件的主流產(chǎn)品，它們的應(yīng)用己是十分廣泛，隨著 EDA技術(shù)的普及成為電子設(shè)計領(lǐng)域的重要角色。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計得當(dāng)，將不會存在類似于 MCU的復(fù)位不可靠和 PC可能跑飛等問題。 由于 FPGA的集成規(guī)模非常大，可以利用先進的 EDA工具進行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。它幾乎可用于任何型號和規(guī)模的 FPGA中，從而使產(chǎn)品設(shè)計效率大幅度提高。 硬件描述語言 VHDL 硬件描述語言 (HDL， Hardware Description Language)是 EDA技術(shù)的重要組成部分，常用的硬件描述語言有 VHDL, Verilog, ABEL等， VHDL是 EDA技術(shù)的主流硬件描述語言之一，也是本文設(shè)計所采用的硬件描述語言。 1987年 VHDL被 IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)化硬件描述語言。有專家預(yù)言，在新的世紀(jì)中， VHDL和 Verilog將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù) [10]。除了含有許多硬件特征的語句外， VHDL的風(fēng)格和語法十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成之后，其它的設(shè)計就可以直接調(diào)用這個實體。應(yīng)用 VHDL進行工程設(shè)計的優(yōu)點是多方面的，具體如下： (1)支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述：描述形式可以是結(jié)構(gòu)描述，也可以是行為描 述，或二者兼而有之。支持模塊化設(shè)計，也支持層次化設(shè)計。也就是在遠離門級的較高層次上進行模擬，使設(shè)計一者在設(shè)計早期就能對整個設(shè)計項目的結(jié)構(gòu)和功能的可行性做出決策。 VHDL中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念都為大型設(shè)計 項目的分解和并行工作提供了有利的支持。 (4)用 VHDL完成的一個確定的設(shè)計項目，在 EDA工具軟件的支持下，編譯器將 VHDL所表達的電路功能自動地轉(zhuǎn)換為文本方式表達的基本邏輯元件連接圖 一網(wǎng)表文件。反過來，設(shè)計者還可以從綜合和優(yōu)化后的電路獲得設(shè)計信息，反饋去更新修改 VHDL設(shè)計描述，使之更加完善。正是因為 VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL的設(shè)計項目的目標(biāo)硬件器件具有廣闊的選擇范圍，其中包括各系列的 GPLD, FPGA及各種門陣列器件。 21 基于 EDA 技術(shù)的“自頂向下”的設(shè)計方法 與傳統(tǒng)的設(shè)計方法不同，基于 EDA技術(shù) 則是“自頂向下”的設(shè)計方法，即將數(shù)字系統(tǒng)以適當(dāng)?shù)姆绞絼澐譃槎鄬幼酉到y(tǒng)，然后用硬件描述語言設(shè)計這些子系統(tǒng)，再通過邏輯接口的設(shè)計實現(xiàn)子系統(tǒng)的連接，具體的電路細(xì)化工作是在 EDA平臺上由計算機完成的?！白皂斚蛳隆钡脑O(shè)計方法的優(yōu)越性表現(xiàn)為： (1)頂層的功能描述可以完全獨立于目標(biāo)器件的結(jié)構(gòu)。 (2)設(shè)計成果的再利用可以得到保證。對于以往成功的設(shè)計成果稍做修改、組合就能投入在利用，同時還能以 IP核的方式存檔。一旦主系統(tǒng)基本功能結(jié)構(gòu)得到確認(rèn)，即可以實現(xiàn)多人多任務(wù)的并行工作，使設(shè)計規(guī)模和效率大幅度提高。 基于 EDA 技術(shù)的電子電路設(shè)計流程 以目標(biāo)器件為 FPGA的 VHDL設(shè)計為例，其設(shè)計流 程如圖 ，具體說明如下： (1)設(shè)計輸入 。設(shè)計輸入有 2種方法最為常用 —— 圖形輸入法和 HDL文本輸入法，其中 HDL文本輸入是最基本、最有效、最通用的輸入方法。 也稱邏輯綜合，綜合就是將一種設(shè)計表示轉(zhuǎn)換為另一種設(shè)計表示的過程， EDA技術(shù)的綜合是在計算機軟件中自動完成的。在綜合之后產(chǎn)生多種形式的網(wǎng)表文件，如 EDIF, VHDL, Verilog等標(biāo)準(zhǔn)形 式，在這種網(wǎng)表文件中用各自的格式描述電路的結(jié)構(gòu)。 綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。 (3)適配。適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文 設(shè) 計 輸 入V H D L 輸 入 / 原 理 圖 輸 入（ 生 成 設(shè) 計 源 文 件 ）設(shè) 計 綜 合 （ 邏 輯 綜 合 ）邏 輯 綜 合 優(yōu) 化 ， 錯 誤 定 位（ 生 成 網(wǎng) 表 文 件 ， 功 能 仿真 文 件 等 ）F P G A / C P L D 適 配 （ 結(jié) 構(gòu) 綜 合 ）自 動 優(yōu) 化 ， 布 局 布 線 / 適 配（ 生 成 下 載 / 適 配 文 件 ， 功 能 仿真 文 件 等 ）F P G A / C P L D 編 程 、 下 載硬 件 與 檢 驗 測 試功 能 仿 真時 序 仿 真 圖 EDA設(shè)計 流程 件配置于指定的目標(biāo)器件之中。適配所選用的目標(biāo)器件 (FPGA/CPLD芯片 )必須屬于原綜合器指定的目標(biāo)器件系