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正文內(nèi)容

電源完整性與地彈噪聲的高速pcb仿真-閱讀頁(yè)

2024-08-22 06:27本頁(yè)面
  

【正文】 它器件共同占用寶貴的電路板空間?! 镻CB板設(shè)計(jì)PDS,例如此例中的xDSM板,使用SIwave可以在IC芯片處放置一個(gè)端口,計(jì)算電路板在適當(dāng)帶寬內(nèi)的輸入阻抗。阻抗軸與頻率軸都取對(duì)數(shù)坐標(biāo)。從圖中可以看出,阻抗隨著頻率的減少而增加,但由于經(jīng)過電源的回路也有低阻抗,因此這種關(guān)系并不是嚴(yán)格的?! 「鶕?jù)Z=1/(j電容值至少應(yīng)為2μF——幾乎是電路板本身電容的30倍。在大多數(shù)的頻率范圍內(nèi),設(shè)計(jì)滿足了阻抗特性的要求。  由于更小的電容具有更小的ESL和ESR值,因此增加旁路有助于提高其高頻特性。綠色曲線表示再次增加1nF電容矩陣后的結(jié)果?! ≡谠O(shè)計(jì)的這個(gè)階段,設(shè)計(jì)者可以增加電磁仿真與電路仿真一起來完成設(shè)計(jì)。它也可以直接仿真電源管腳上的噪聲從而直接驗(yàn)證電源層噪聲,避免對(duì)電源層阻抗的過多分析導(dǎo)致的不必要的設(shè)計(jì)開銷。上文已經(jīng)在一個(gè)IC芯片處添加了端口,接著應(yīng)該在電源輸入端添加一個(gè)端口,同時(shí)在其它兩塊芯片的安裝位置添加兩個(gè)端口。接下來可以使用FullWave Spice產(chǎn)生與Spice兼容的電路文件以便在電路仿真環(huán)境中進(jìn)一步分析。電路文件還包括FPGA的模型——伴有一個(gè)電流探針和一個(gè)差分電壓探針的電流源。如果在IC處再增加第四個(gè)電容矩陣將進(jìn)一步減小高端阻抗。另外還包括其它兩個(gè)IC芯片的模型,周圍伴有少量100nF的電容矩陣。  圖6顯示了FPGA的電源電壓的噪聲仿真結(jié)果。藍(lán)色曲線表示沒有添加最后一組電容矩陣時(shí)IC芯片的電壓曲線。綠色曲線表示添加了第四組電容矩陣后電壓的波動(dòng)曲線,最終的設(shè)計(jì)滿足了電源噪聲小于165mV的規(guī)范要求。在本例中另外兩芯片分別吸收100mA和50mA電流,相對(duì)來說,它們對(duì)噪聲的貢獻(xiàn)是很小的。為了保證電路的正確工作,需要精心設(shè)計(jì)電路的PDS,包括在電路板上添加數(shù)以百計(jì)的退耦電容,并且根據(jù)需要選擇合適的電容值及其位置。
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