【正文】 3SHUMA_YIN1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcg dedp8SEGLED4SHUMA_YINCLKA1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U5 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U4 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U3 74LS164A1B2QA3QB4QC5QD6CLK8CLR9QE10QF11QG12QH13U2 74LS164R101KΩR111KΩR121KΩR131KΩI/O I/O I/O圖45 顯示部分設(shè)計電路圖 鍵盤部分本設(shè)計一共需要五個按鍵，其中包括測周期、測頻率、測脈寬、測占空比四個功能選擇鍵，一個復(fù)位鍵，復(fù)位鍵使用單片機(jī)自身的復(fù)位功能。這樣就可以實現(xiàn)按下功能選擇鍵之后，在數(shù)碼顯示管上讀出該指標(biāo)的測量結(jié)果。在測量的時候，用戶可以根據(jù)被測信號的大致范圍選擇不同的適合被測信號的量程檔位從sw2~sw5這四個鍵輸入。同時由LED1~LED4 進(jìn)行相應(yīng)的檔位顯示。單片機(jī)從CPLD 讀取譯碼后的數(shù)據(jù)，計算后由單片機(jī)向CPLD 輸出閘門脈寬控制計數(shù)器計數(shù)， ， ， ， ， ，示信號。 分頻器模塊分頻器模塊要將實驗室的 4MHz 轉(zhuǎn)換成 1KHz 的信號來作為標(biāo)準(zhǔn)信號。EN：輸入使能信號； CLK：輸入時鐘信號；Q：輸出信號； RCO：進(jìn)位輸出信號；利用 3 個 74161 器件、2 個輸入器件、2 個輸出器件即可連線連接成一個count1000 器件。QA QC圖 46 74161 的器件引腳圖（2）fpq 的設(shè)計。進(jìn)行仿真無誤后，就要引腳鎖定，其目的是將設(shè)計編程下載到選定的目標(biāo)器件（EPM7128SLC8415 ）中來進(jìn)行進(jìn)一步的硬件測試，以便最終了解設(shè)計項目的正確性。這里根據(jù)實際需要將 fpq4000 的 3 引腳EN、CLK 、Q 分別與目標(biāo)器件 EPM7128SLC8415 的 6 腳相接，操作如下：長春理工大學(xué)本科畢業(yè)設(shè)計20（1）選擇菜單 Assign→Pin\Location\Chip，在彈出的對話框中 Node Name框中鍵入分頻器的端口名。（2）在左側(cè)的 Pin 下拉列表中輸入該信號對應(yīng)的引腳編號 6，然后單擊 Add 按鈕，再單擊 OK 按鈕結(jié)束。本設(shè)計中，系統(tǒng)輸入時鐘為 4MHz，經(jīng)過分頻器后轉(zhuǎn)換為 1KHz 的信號。41MUX 為 4 選 1 數(shù)據(jù)選擇器，其 4 個輸入為 1KHz 信號進(jìn)行分頻后的 4 種不同的信號 1s、100ms 、 10ms、1ms 。A 、B 的四種不同的編碼狀態(tài)通過 24 譯碼器 74139M 產(chǎn)生 4 個量程狀態(tài)的 p0（1 檔） 、p1（2 檔） 、p2（3 檔） 、p3（4 檔） 。 圖47 MUX41與74139M的電路符號圖長春理工大學(xué)本科畢業(yè)設(shè)計21 圖48 閘門定時模塊器件連接圖圖 49 閘門定時模塊器件符號圖仿真無誤后對引腳進(jìn)行鎖定。若閘門時鐘信號CLK1頻率是1Hz，即2分頻后產(chǎn)生一個脈寬為1秒的時鐘EN信號。當(dāng)EN高電平時，允許計數(shù)；當(dāng)EN信號低電平時，停止計數(shù)。保存：選取窗口菜單 File→Save，出現(xiàn)對話框，鍵入文件名，單擊 OK 按鈕。選取實際編程器件型號：選取窗口菜單 Assign→Device，出現(xiàn)對話框，選擇 EPF10K 系列的 EPM7128SLC8415。見附錄 A。修改錯誤：針對 Massage→Compier 窗口所提供的信息修改電路文件，直到?jīng)]有錯誤為止。創(chuàng)建電路符號：選取窗口菜單 File→Create Default Symbol ，可以產(chǎn)生 文件，代表現(xiàn)在的設(shè)計電路符號。1創(chuàng)建電路包含文件：選取窗口菜單 File→Create Default Include File，產(chǎn)生用來代表現(xiàn)在所設(shè)計電路的 文件，供其他 VHDL 編譯時使用。軟件仿真：進(jìn)入波形編輯窗口：選取窗口菜單 Max+plusII→Waveform Editor，進(jìn)入仿真波形編輯器。設(shè)定時鐘的周期：選取窗口菜單 Options→Gride Size，出現(xiàn)對話框，設(shè)定 Gride Size，單擊 OK 按鈕。仿真：選取窗口菜單 Max+plusII→Simulator，出現(xiàn) Timing Simulation 對話框，單擊 Start 按鈕，出現(xiàn) Simulator 對話框，單擊“確定”按鈕。仿真波形如下圖：長春理工大學(xué)本科畢業(yè)設(shè)計23f=200HZ 仿真如果仿真測試無誤后，進(jìn)行引腳鎖定。 計數(shù)器模塊數(shù)字系統(tǒng)經(jīng)常需要對脈沖的個數(shù)進(jìn)行計數(shù)，以實現(xiàn)數(shù)字測量、狀態(tài)控制和數(shù)據(jù)運(yùn)算等，計數(shù)器就是完成這一功能的邏輯器件。計數(shù)器的應(yīng)用十分廣泛，常用于數(shù)/模轉(zhuǎn)換、計時、頻率測量等。計數(shù)器以待測信號作為時鐘，清零信號 CLR 到來時，異步清零；EN 為高電平時開始計數(shù)。十進(jìn)制計數(shù)器模塊的的各個引腳的意義是：CLK：待測時鐘信號； RST：清零信號；ENA：計數(shù)使能信號； COUT：進(jìn)位信號；OUTY：輸出信號；VHDL 設(shè)計：步驟同上。十進(jìn)制計數(shù)器程序見附錄 A。長春理工大學(xué)本科畢業(yè)設(shè)計24f=4kHZ 仿真仿真分析無誤后，即對器件引腳鎖定，方法同上。從硬件上看，鎖存器就是一組可儲存二進(jìn)制數(shù)的觸發(fā)器，每個觸發(fā)器都可儲存一位二進(jìn)制數(shù)，比如 4 位鎖存器用 4 個 D 觸發(fā)器組合即可實現(xiàn)。當(dāng) EN 下降沿到來時即 LOAD 上升沿到來時，將計數(shù)器的值鎖存，這樣可由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。VHDL 設(shè)計：步驟同上。鎖存器器程序見附錄A 。仿真波形如圖長春理工大學(xué)本科畢業(yè)設(shè)計25f=20kHZ 報警仿真仿真分析無誤后，即對器件引腳鎖定，方法同上。本設(shè)計譯碼器是共陰極譯碼器。VHDL 設(shè)計：步驟同上。顯示器程序見附錄 A。仿真波形如圖：f=4kHZ 報警仿真長春理工大學(xué)本科畢業(yè)設(shè)計26第5章 調(diào)試一個完整的系統(tǒng)，首先要完成硬件組裝工作，然后進(jìn)入軟件設(shè)計、調(diào)試和硬件調(diào)試階段。 硬件調(diào)試 靜態(tài)調(diào)試靜態(tài)調(diào)試工作分為兩步：第一步是在通電之前，先用萬用表等工具，根據(jù)硬件邏輯設(shè)計圖，仔細(xì)檢查線路是否連接正確，并核對元器件的型號、規(guī)格和安裝是否符合要求，應(yīng)特別注意電源系統(tǒng)的檢查，以防止電源的短路和極性錯誤，并重點檢查系統(tǒng)是否存在相互之間短路或與其他信號線的短路。具體步驟如下：（1）電源檢查當(dāng)電路板連接或焊接完成后，先不插主要元器件，通上電源。如有錯誤，要及時檢查、排除、以使每個電源引腳的數(shù)值都符合要求。最好是分別插入，分別通電，并逐一檢查每一個元器件上的電源是否正確，直至最后插上全部元器件，通上電源后，每個元器件上電源應(yīng)正確無誤。即在一個芯片信號輸入端加入一個相應(yīng)電平，檢查輸出電平是否正確。 連機(jī)仿真、在線動態(tài)調(diào)試在靜態(tài)調(diào)試中，對用戶樣機(jī)硬件進(jìn)行了初步調(diào)試，只是排除了一些明顯的靜態(tài)故障。在斷電情況下，插上所有的元器件，并把在線仿真器的仿真插頭插入樣機(jī)上，將所有的語言程序下載到EPM7128SLC8415中，然后接通電源和地進(jìn)行調(diào)試，結(jié)果基本上達(dá)到了設(shè)計的要求。其中在直接測頻法的設(shè)計中，CLK為輸入被測信號，4Hz為輸入時鐘信號，DOUT為輸出顯示信號，EN輸入使能信號， A、B輸入可控制檔位的選擇；在等精度測頻法的設(shè)計中，CLK為輸入被測信號，4Hz 為輸入時鐘信號，CLR 為清零信號，DOUT為輸出顯示信號，AS是校正控制信號。選擇“是（Y）”后，出現(xiàn)如圖52所示的對話框，分析其原因，由錯誤提示“Project requires too many[147/128] logic cells”知，EPM7128SLC8415 沒有足夠的宏單元。圖51圖52長春理工大學(xué)本科畢業(yè)設(shè)計28圖53長春理工大學(xué)本科畢業(yè)設(shè)計29參考文獻(xiàn)[1]．張青林．基于單片機(jī)和 CPLD 的數(shù)字頻率計的設(shè)計[J] ．今日電子，2022（9）：9495．[2]．潘松，王國棟．VHDL 實用教程[M] ．北京：電子科技大學(xué)出版社，2022．[3]．牛曉弟，馬洪濤，高志勇．?dāng)?shù)字頻率計的設(shè)計[J] ．電腦開發(fā)與應(yīng)用， 2022（09） ．[4]．楊明濤，楊海明，候文，等．基于C8051F041的高精度頻率計設(shè)計[J] ．電子元器件應(yīng)用，2022，12（2）：2324．[5]．王偉，楊濟(jì)民，韓曉麗，等．基于C8051F060的自適應(yīng)高精度頻率計設(shè)計[J] ．電子測量技術(shù)，2022,32（6）：105108 ．[6]．丁保華，陳軍，張有忠．單片機(jī)原理獨立實驗教學(xué)體系的改革與探索[J] ．實驗室科學(xué)，2022（1）：2830 ．[7]．華永平．模擬電子技術(shù)與應(yīng)用[M] ．北京：電子工業(yè)出版社， 2022．[8]．曾光，馮銳．基于FPGA的數(shù)字頻率計VHDL軟件實現(xiàn)方法[J] ．軟件導(dǎo)刊，2022，8（2）：2829．[9]．耿興隆，李振川，馬曉濤．基于CPLD的數(shù)字頻率計的設(shè)計實現(xiàn)[J] ．河北軟件職業(yè)技術(shù)學(xué)院學(xué)報，2022，12（3）：5154．[10]．千成輝，陳思宇，杜尚宇．基于CPLD的數(shù)字頻率計的設(shè)計與研究[J] ．科技傳播，2022,10（8）：3845 ．[11]．李麗娟，張壽明，付亮，陸軍仁．基于CPLD/FPGA的等精度頻率計設(shè)計[J] ．工業(yè)控制計算機(jī)，2022,8（25） ．[12]．陳治國，李劍勇，馮海兵，鄧敦建．基于CPLD直接測頻法的數(shù)字頻率計設(shè)計[J] ．徐州工程學(xué)院學(xué)報（自然科學(xué)版） ，2022,3（30） ．[13]．Zoonubiya Ali and “An open loop stepper motor controller based on cpld”International Journal of Electronic Engineering Research Issn 09756450 Volume 2 number 2(2022) ．[14]．Zoonubiya Ali and “Development of cpld based novel open loop stepper motor controller for high performance using VHDL ”,9781424476527/10/$ IEEE．[15]．MingFa Tsai and Chienpang Chen“Design of a Quadrature Decorder Counter Interface IC for Motor Control using CPLD ”0780374746/02/$ 82022 IEEE．長春理工大學(xué)本科畢業(yè)設(shè)計30致 謝在論文完成之際，我要特別感謝我的指導(dǎo)老師王彩霞、宿敬輝老師的熱情關(guān)懷和悉心指導(dǎo)。無論是在論文的選題、構(gòu)思和資料的收集方面，還是在論文的研究方法以及成文定稿方面，我都得到了王彩霞老師悉心細(xì)致的教誨和無私的幫助，特別是她廣博的學(xué)識、深厚的學(xué)術(shù)素養(yǎng)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、實事求是的精神和一絲不茍的工作作風(fēng)使不僅在學(xué)術(shù)上有了長足的進(jìn)步，而且在人生觀上也產(chǎn)生了極大的影響，為我今后的做人辦事樹立了榜樣，使我終生受益。在論文的寫作過程中，也得到了許多同學(xué)的支持和幫助，給予了我很多寶貴的意見，在此一并致以誠摯的謝意。最后，向在百忙中抽出時間對本文進(jìn)行評審并提出寶貴意見的各位老師表示衷心地感謝！長春理工大學(xué)本科畢業(yè)設(shè)計31附錄1 設(shè)計源程序直接測頻法測頻控制信號發(fā)生器的程序：LIBRARY IEEE。USE 。 標(biāo)準(zhǔn)頻率定時信號輸入en,clr,LOAD:OUT STD_LOGIC)。ARCHITECTURE one OF kongzhi ISSIGNAL DIV2CLK : STD_LOGIC。EVENT AND CLK1=39。 THEN DIV2CLK =NOT DIV2CLK。END PROCESS。039。039。139。039。END PROCESS。 en=DIV2CLK。十進(jìn)制計數(shù)器器件的程序：LIBRARY IEEE。USE 。 時鐘信號、清零信號、使能信號輸入 OUTY:BUFFER INTEGER RANGE 0 TO 9。 進(jìn)位信號輸出END CNT10。139。 ELSE IF