基于cpld和單片機(jī)的頻率計(jì)設(shè)計(jì)-閱讀頁
2025-07-03 15:28本頁面
【正文】 t Digit_Selected){ if( Digit_Selected == 1 ) { Dig7 = 1。 Dig1 = 0。 P2 = Get_7_Segment[Digit2]。 } if( Digit_Selected == 3 ) { Dig2 = 1。 Dig3 = 0。 P2 = Get_7_Segment[Digit4]。 } if( Digit_Selected == 5 ) { Dig4 = 1。 Dig5 = 0。 P2 = Get_7_Segment[Digit6]。 } if( Digit_Selected == 7 ) { Dig6 = 1。 Dig7 = 0。 TR0 = 0。 TL0 = T0_Low_Init。 if( ++Counter == 8 ) Counter = 1。 //顯示 ET0 = 1。 input clk。 input [2:0]selector。 output gate。 reg [3:0]data。 reg [24:0]gcount。 reg a,b,c,d,e,f,g。 wire ssingle。always //輸出數(shù)據(jù)begin case (selector) 339。 339。 339。 339。 339。 339。 339。 339。 endcaseendalways(posedge clk) //時(shí)鐘閘門beginif(gcount[24:0]==2539。h185ee00。endassign clock=gcount[24]。clock。 else if(count[3:0]==439。h9) begin if(count[11:8]==439。h9) begin if(count[19:16]==439。h9) begin if(count[27:24]==439。 else count[27:24]=count[27:24]+1。 end else count[23:20]=count[23:20]+1。 end else count[19:16]=count[19:16]+1。 end else count[15:12]=count[15:12]+1。 end else count[11:8]=count[11:8]+1。 end else count[7:4]=count[7:4]+1。 end else count[3:0]=count[3:0]+1
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