【正文】 相位累加模塊由一個累加器與地址產(chǎn)生器組成，相位累加器將輸入的頻率控制字累加并由地址產(chǎn)生器將累加結果的高8位提取當做波形ROM的地址查詢相應的數(shù)據(jù)。流水線結構是一種常用的設計方法。采用流水線結構以后，由于加法器的字長變短了，對于FPGA來講，加法器字長變短，對于提高工作頻率是十分有幫助的。流水線結構累加器要比普通的累加器結構復雜得多，由于累加不在一個時鐘周期內完成，內部需要大量的寄存器保存中間變量。對于不同的器件來說，采用多少級流水對性能的提升比較大要通過仿真試驗才能得到一個比較肯定的值。40位相位累加器的四級流水線設計，加法器采用5級鎖存，4級加法，最前的一級實現(xiàn)10位數(shù)的相加，后面3級加法器實現(xiàn)10位數(shù)與一個進位的相加，整個加法器的速度由10位加法器決定，Verilog HDL源程序見附件2。通過兩個外部撥碼開關來對三種波形選擇。當撥碼開關為01時，輸出方波。波形選擇模塊程序如下：module mux4t1(clk,sel,data1,data2,data3,outdata)。input [1:0]sel。output [7:0] outdata。always(posedge clk)begincase (sel) 239。239。 圖47波形選擇模塊電路符號239。default :outdata=839。endcaseendendmodule因為本設計采用全數(shù)字DDS方案，所以幅度控制也采用數(shù)字處理方式。只要對5V的ROM數(shù)據(jù)255減5即可，即2555*=。幅度調節(jié)模塊程序：module Amcontrol(clk,key1,key2,Romdata,Amplitude)。input key1,key2。output [7:0] Amplitude。reg [7:0] X1。always(posedge clk)begin if (Romdata=255)X1=839。else if(!key1) X1=X1+839。endalways(posedge clk)begin 圖48幅度控制模塊電路符號if (Romdata=0)X2=839。else if(!key2)X2=X2+839。endalways(*)beginif(!key1||!key2)Romdata_temp1=Romdata+839。endassign Amplitude=Romdata_temp1。圖410頂層連接圖5 調 試示波器:Hitachi V1060，萬用表，F(xiàn)PGA開發(fā)板，PC機各一臺。電路用FPGA/CPLD實驗箱按模塊調試，各模塊逐個調試通過后再進行綜合調試。再調試D/A轉換是否正常。如接線線盡量短，減少交叉，每個芯片的電源與地之間都接有去擾電容，數(shù)字地與模擬地分開。3) 運算放大器的選擇，由于輸出頻率達到上千赫茲，因此對放大器的帶寬有一定要求。 軟件調試 本系統(tǒng)的軟件功能強大，運用Verilog HDL語言來編寫，先在Quartus II對所編的模塊一一進行仿真,排除了語法的錯誤編寫和設計邏輯思維的錯誤，當仿真完確認程序沒問題時，再直接下載到FPGA芯片，用FPGA實驗箱進行調試。 綜合調試因此，如果在軟硬件都基本調通的情況下，系統(tǒng)的軟硬件綜合調試難度不是很大。1) 仿真波形圖如圖52所示：圖52幅度控制模塊仿真clk：時鐘輸入；key1：幅度增加；key2：幅度減少；Romdata：波形ROM輸出幅值；Amplitude：輸出波形幅值；2) 仿真結果分析：如圖52 所示當設定波形Rom輸出為128時，當按下key1（幅度增加調節(jié)按鍵，對應幅值參數(shù)增加5）一次后波形幅度增加5，變?yōu)?33，再按下一次變?yōu)?38，按下第三次后變?yōu)?43，此時按下key2（幅度減少調節(jié)按鍵，對應幅值參數(shù)減少5）后幅值減少5變?yōu)?38，此后再按一次key1幅值增加5，變?yōu)?43。1) 仿真波形圖如圖53所示：圖53波形選擇模塊仿真clk：時鐘輸入；data1：數(shù)據(jù)輸入1；data2：數(shù)據(jù)輸入2；data3：數(shù)據(jù)輸入3；sel：選擇信號輸入；outdata：輸出信號；2) 仿真結果分析：波形選擇模塊共有三個波形輸入口，分別對應正弦波，方波，三角波，可知只要兩位二進制數(shù)據(jù)便可滿足選擇三種波形的要求，通過上圖可見當選擇信號分別為00,01,10,是可對應選擇data1，data2，data3，輸出。1) 仿真波形圖如圖54所示：圖54正弦波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結果分析：從仿真圖可看出正弦波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從正弦波ROM當中讀出相應的幅度值，滿足DDS原理的要求。1) 仿真圖形如圖56所示：圖56三角波產(chǎn)生模塊仿真clock:時鐘輸入；address：地址寄存器；q：波形幅度輸出；2) 仿真結果分析：從仿真圖可看出三角波產(chǎn)生模塊可以根據(jù)輸入的地址，依次從三角波ROM當中讀出相應的幅度值，幅值均勻遞增后在遞減，滿足三角波的幅度要求。Amplitude：波形幅度輸出；2) 仿真結果分析：從仿真圖可以看出，系統(tǒng)檢測到頻率控制字按鍵按下后，會將預設的控制值輸入到相位累加器，并由相位累加器對頻率控制字進行累加，并截取波形Rom的地址，送到幅度控制模塊進行縮放后輸出。功能基本能夠實現(xiàn)。面對電子技術日新月異的發(fā)展，利用EDA手段進行設計已成為不可阻擋的趨勢。利用EDA設計軟件輔助設計，方便快捷，減少了錯誤率的產(chǎn)生，縮短了產(chǎn)品的設計及上市周期，既減輕了設計工作量又滿足了商業(yè)利益的需求。努力做到了線路簡單、高性價比的特點，充分利用了軟件編程，彌補了硬件元器件的不足。程序的編寫格式必須規(guī)范，模塊、端口以及信號變量的命名應當反映實際意義，縮進格式工整明了，方便閱讀理解，這樣有利于程序的編寫，有利于分析調試，也有利于程序的重復使用。作為一名電子專業(yè)的畢業(yè)生，我將會繼續(xù)在新技術的道路上不斷鉆研、開拓進取。致謝辭在這里感謝指導老師 給我耐心的指導，在這次設計期間，碰到許多專業(yè)方面的難題，李老師都一一幫我解答，特別在教學繁忙的情況下，還為我們提供了許多寶貴的資料和意見，并幫我們作出了詳細的分析，使我們更加順利地完成此次畢業(yè)設計。與此同時也感謝同組做課題設計的同學，在設計過程中，有許多東西我不懂，他們都耐心地給我講解，給予我技術支援，幫助我解決了不少難題。參考文獻[1] 潘松，（第二版）.北京：科學出版社. 2005年2月[2]：電子工業(yè)出版社，2007年[3] 潘松，：電子科技大學出版社，2000年[4]王金明， ：電子工業(yè)出版社，2002年[5]：人民郵電出版社. 2005年7月[6]：電子科技大學出版社，2005年5月[7]王志鵬，+PLUS ：國防工業(yè)出版社，2005年3月[8] ：國防工業(yè)出版社，2004年1月[9] ：機械工業(yè)出版社，2001年6月[10] ：電子工業(yè)出版社，2004年5月[11]，2006年11月[12]Sergio with Operational Amplifiers and Analog Integrated ：西安交通大學出版社,2004年8月[13]：南京理工大學，2004年[14]尹佳喜， ，2005920。 附件1 ROM生成源程序ROM生成元程序：module sinrom (address, clock,q)。input clock。wire [7:0] sub_wire0。altsyncram altsyncram_ponent ( .clock0 (clock), .address_a (address), .q_a (sub_wire0), .aclr0 (139。b0), .address_b (139。b0), .addressstall_b (139。b1), .byteena_b (139。b1), .clocken0 (139。b1), .clocken2 (139。b1), .data_a ({8{139。b1), .eccstatus (), .q_b (), .rden_a (139。b1), .wren_a (139。b0))。endmodule附件2 40位流水線加法器程序相位累加模塊源程序如下：module adder(address,ina,clk)。input[39:0] ina。reg[39:0] tempa,inb,sum。reg[7:0] address。reg[9:0] firsts,thirda,thirdb。reg[19:0] seconds, seconda,secondb。endalways(posedge clk) begin{firstco,firsts}=tempa[9:0]+inb[9:0]。firstb=inb[39:10]。seconda=firsta[29:10]。endalways(posedge clk) begin{thirdco,thirds}={seconda[9:0]+secondb[9:0]+secondco,seconds}。thirdb=secondb[19:10]。sum=tempc[39:0]。endalways(posedge clk)beginaddress[7:0]=sum[39:32