入門資料：fpga時序分析基礎(chǔ)與時鐘約束實例-閱讀頁
2025-07-07 00:07本頁面
【正文】 也就意味著，兩個相鄰 的寄存器，后一級寄存器每次鎖存的數(shù)據(jù)應(yīng)該是前一級寄存器上一個時鐘周期鎖存過的數(shù)據(jù)。反觀保持時間則不然，即hold relationship實際上是同一個edge，也就是說后一級寄存器的保持時間很可能遭到上一級寄存器同一個時鐘周期所傳輸數(shù)據(jù)的違犯。 因此，如圖所示，理想情況下，拋開什么時鐘的抖動以及其他不確定時間，我們可以得到reg2reg傳輸?shù)慕r間和保持時間余量（slack）計算公式： 建立時間Setup time slack = Data Required Time – Data Arrival TimeData Arrival Time = Launch Edge + Tc2t + Tco + Tr2rData Required Time = Latch Edge + Tc2r Tsu 保持時間Hold time slack = Data Arrival Time – Data Required TimeData Arrival Time = Launch Edge + Tc2t + Tco + Tr2rData Required Time = Latch Edge + Tc2r + Th 接著，我們要來實際應(yīng)用這些理論，看看實際工程中如何對這些錯綜復(fù)雜的關(guān)系進行分析和處理。 這個時鐘哪里來？它的時鐘頻率如何確定？拍腦袋隨便設(shè)？非也，咱做事一定要有依有據(jù)。因此，我們這個設(shè)計的時鐘便要約束為25MHz，即40ns的時鐘周期。如圖所示，我們點擊工具欄的一個鬧鐘模樣的圖標(biāo)便可打開Quartus II內(nèi)嵌的時序設(shè)計TimeQuest，我們接下來的時鐘約束設(shè)置便是在該工具中完成的。 點擊菜單欄Netlist224。接著進行時鐘約束，點擊菜單欄Constraints224。Clock name是我們隨便給約束的信號起的名字，沒有特別限制；Period為時鐘周期，我們的時鐘晶振是25MHz的，即40ns；Targets選擇實際被約束的時鐘管腳，點擊改行最后面的按鈕可以選擇相應(yīng)的管腳信號；SDC mand無須設(shè)置，自動根據(jù)前面的設(shè)置生成，Waveform edges也無須設(shè)置，我們采用默認(rèn)設(shè)置，即0ns時鐘上升，20ns下降。接下來，我們要依次點擊主界面右下方task欄里的Update Timing Netlist和Write SDC File選項，彈出的Write SDC File窗口如圖所示，我們更改SDC file ，接著點擊OK。這便是我們前面所添加的約束。接著再進入TimeQuest，點擊Report下的Report All Core Timings。先點擊Setup一欄，我們看到右側(cè)齊刷刷的把所有的路徑都羅列了一通。 再看Hold路徑，如圖所示，正應(yīng)了前面所說的，Hold和Setup是一對“魚和熊掌”，或者更形象一點，那叫做“蹺蹺板的兩端”。不過，不用擔(dān)心，有正余量就OK了，說明設(shè)計本身的時序是不存在隱患的。如圖所示，這是一條setup路徑的詳細(xì)分析。不過有一點筆者也深感困惑，就是那個uTsu，公式里明明是“”，而分析中卻變成了“+”。之說以這么推測，從筆者接觸Quartus II開始，大概7到現(xiàn)在的13，這個地方的TimeQuest分析好像一直沒有“糾正”過，那么我覺得Altera這么個大廠也不至于老犯這么低級的錯誤吧，所以，這里面一定“暗藏玄機”。待我發(fā)個郵件有回復(fù)了再分享給大家。 = 40 + – () Setup time slack = Data Required Time – Data Arrival Time = – = 再看Hold路徑的詳細(xì)分析，也是對照前面的公式，我們可以一一對應(yīng)。Data Arrival Time = Launch Edge + Tc2t + Tco + Tr2r = 0 + + + ()Data Required Time = Latch Edge + Tc2r + Th
電大資料相關(guān)推薦
鄂ICP備17016276號-1